ZHCSWQ3 July 2024 TCAN1473-Q1
ADVANCE INFORMATION
参数 | 测试条件 | 最小值 | 典型值 | 最大值 | 单位 | |||
---|---|---|---|---|---|---|---|---|
驱动器特性 | ||||||||
tprop(TxD-busdom) | 传播延迟时间,高电平到低电平的 TXD 边沿到总线显性状态(隐性状态到显性状态) | RL = 60Ω,CL = 100pF,RCM = 开路 请参阅图 6-4 |
80 | ns | ||||
tprop(TxD-busrec) | 传播延迟时间,低电平到高电平的 TXD 边沿到总线隐性状态(显性状态到隐性状态) | 80 | ns | |||||
tsk(p) | 脉冲偏斜 (|tprop(TxD-busdom) - tprop(TxD-busrec)|) | RL = 60Ω,CL = 100pF,RCM = 开路 请参阅图 6-4 |
3 | ns | ||||
tR | 差分输出信号上升时间 | 25 | ns | |||||
tF | 差分输出信号下降时间 | 25 | ns | |||||
tTXDDTO | 显性超时 | TXD = 0V,RL = 60Ω,CL = 开路 请参阅图 6-7 |
1.2 | 3.8 | ms | |||
接收器特性 | ||||||||
tprop(busdom-RxD) | 传播延迟时间,总线显性输入到 RxD 低电平输出 | CL(RXD) = 15pF 请参阅图 6-5 |
110 | ns | ||||
tprop(busrec-RxD) | 传播延迟时间,总线隐性输入到 RXD 高电平输出 | 110 | ns | |||||
tR | 输出信号上升时间 (RXD) | CL(RXD) = 15pF 请参阅图 6-5 |
3 | ns | ||||
tF | 输出信号下降时间 (RXD) | 3 | ns | |||||
tBUSDOM | 显性超时 | RL = 60Ω,CL = 开路 请参阅图 6-7 |
1.4 | 3.8 | ms | |||
CAN FD 信号改善特性 | ||||||||
tPAS_REC_START | 被动隐性阶段的开始时间 | RL = 45Ω 至 65Ω,CL1 = 开路,CL2 = 100pF,CL(RXD) = 15pF 在 50% 阈值且斜率 < 5ns 时的 TXD 上升沿开始测量,持续到信号改善阶段结束; RDIFF_PAS_REC ≥ MIN RDIFF_ACT_REC; RSE_CANH/L ≥ MIN RSE_SIC_REC |
530 | ns | ||||
tSIC_START | 主动信号改善阶段的开始时间 | RL = 45Ω 至 65Ω,CL1 = 开路,CL2 = 100pF,CL(RXD) = 15pF 在 50% 阈值且斜率 < 5ns 时的 TXD 上升沿开始测量,持续到主动信号改善阶段开始 |
120 | ns | ||||
tSIC_END | 主动信号改善阶段的结束时间 | RL = 45Ω 至 65Ω,CL1 = 开路,CL2 = 100pF,CL(RXD) = 15pF 在 50% 阈值且斜率 < 5ns 时的 TXD 上升沿开始测量,持续到主动信号改善阶段结束 |
355 | ns | ||||
tΔBit(Bus) | 发送的位宽时间差 | 总线隐性位长度相对于 TxD 位长度的变化,请参阅图 6-6 tΔBit(Bus) = tBit(Bus) - tBit(TxD),tBit(TxD) >= 200ns RL = 45Ω 至 65Ω,CL1 = 开路,CL2 = 100pF,CL(RXD) = 15pF |
-10 | 10 | ns | |||
tΔBit(RxD) | 接收的位宽时间差 | RxD 隐性位长度相对于 TXD 位长度的变化,请参阅图 6-6 tΔBit(RxD) = tBit(RxD) - tBit(TxD),tBit(TxD) >= 200ns RL = 45Ω 至 65Ω,CL1 = 开路,CL2 = 100pF,CL(RXD) = 15pF |
-30 | 20 | ns | |||
tΔREC | 接收器时间对称性 | RXD 隐性位长度相对于总线位长度的变化,请参阅图 6-6 tΔREC = tBit(RxD) - tBit(Bus),tBit(TxD) >= 200ns RL = 45Ω 至 65Ω,CL1 = 开路,CL2 = 100pF,CL(RXD) = 15pF |
-20 | 15 | ns |