ZHCSVW9 March   2024 TDA4AEN-Q1 , TDA4VEN-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
  6. 5 终端配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
      1.      10
      2.      11
    3. 5.3 信号说明
      1.      13
      2. 5.3.1  CPSW3G
        1. 5.3.1.1 MAIN 域
          1.        16
          2.        17
          3.        18
          4.        19
      3. 5.3.2  CPTS
        1. 5.3.2.1 MAIN 域
          1.        22
      4. 5.3.3  CSI-2
        1. 5.3.3.1 MAIN 域
          1.        25
          2.        26
          3.        27
          4.        28
      5. 5.3.4  DDRSS
        1. 5.3.4.1 MAIN 域
          1.        31
      6. 5.3.5  DSI
        1. 5.3.5.1 MAIN 域
          1.        34
      7. 5.3.6  DSS
        1. 5.3.6.1 MAIN 域
          1.        37
      8. 5.3.7  ECAP
        1. 5.3.7.1 MAIN 域
          1.        40
          2.        41
          3.        42
      9. 5.3.8  仿真和调试
        1. 5.3.8.1 MAIN 域
          1.        45
        2. 5.3.8.2 MCU 域
          1.        47
      10. 5.3.9  EPWM
        1. 5.3.9.1 MAIN 域
          1.        50
          2.        51
          3.        52
          4.        53
      11. 5.3.10 EQEP
        1. 5.3.10.1 MAIN 域
          1.        56
          2.        57
          3.        58
      12. 5.3.11 GPIO
        1. 5.3.11.1 MAIN 域
          1.        61
          2.        62
        2. 5.3.11.2 MCU 域
          1.        64
      13. 5.3.12 GPMC
        1. 5.3.12.1 MAIN 域
          1.        67
      14. 5.3.13 I2C
        1. 5.3.13.1 MAIN 域
          1.        70
          2.        71
          3.        72
          4.        73
          5.        74
        2. 5.3.13.2 MCU 域
          1.        76
        3. 5.3.13.3 WKUP 域
          1.        78
      15. 5.3.14 MCAN
        1. 5.3.14.1 MAIN 域
          1.        81
          2.        82
        2. 5.3.14.2 MCU 域
          1.        84
          2.        85
      16. 5.3.15 MCASP
        1. 5.3.15.1 MAIN 域
          1.        88
          2.        89
          3.        90
          4.        91
          5.        92
      17. 5.3.16 MCSPI
        1. 5.3.16.1 MAIN 域
          1.        95
          2.        96
          3.        97
        2. 5.3.16.2 MCU 域
          1.        99
          2.        100
      18. 5.3.17 MDIO
        1. 5.3.17.1 MAIN 域
          1.        103
      19. 5.3.18 MMC
        1. 5.3.18.1 MAIN 域
          1.        106
          2.        107
          3.        108
      20. 5.3.19 OLDI
        1. 5.3.19.1 MAIN 域
          1.        111
      21. 5.3.20 OSPI
        1. 5.3.20.1 MAIN 域
          1.        114
      22. 5.3.21 电源
        1.       116
      23. 5.3.22 保留
        1.       118
      24. 5.3.23 SERDES
        1. 5.3.23.1 MAIN 域
          1.        121
          2.        122
          3.        123
      25. 5.3.24 系统和其他
        1. 5.3.24.1 启动模式配置
          1. 5.3.24.1.1 MAIN 域
            1.         127
        2. 5.3.24.2 时钟
          1. 5.3.24.2.1 MCU 域
            1.         130
          2. 5.3.24.2.2 WKUP 域
            1.         132
        3. 5.3.24.3 System
          1. 5.3.24.3.1 MAIN 域
            1.         135
          2. 5.3.24.3.2 MCU 域
            1.         137
          3. 5.3.24.3.3 WKUP 域
            1.         139
        4. 5.3.24.4 VMON
          1.        141
      26. 5.3.25 计时器
        1. 5.3.25.1 MAIN 域
          1.        144
        2. 5.3.25.2 MCU 域
          1.        146
        3. 5.3.25.3 WKUP 域
          1.        148
      27. 5.3.26 UART
        1. 5.3.26.1 MAIN 域
          1.        151
          2.        152
          3.        153
          4.        154
          5.        155
          6.        156
          7.        157
        2. 5.3.26.2 MCU 域
          1.        159
        3. 5.3.26.3 WKUP 域
          1.        161
      28. 5.3.27 USB
        1. 5.3.27.1 MAIN 域
          1.        164
          2.        165
    4. 5.4 引脚连接要求
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 采用 AMW 封装且通过 AEC - Q100 认证的器件的 ESD 等级
    3. 6.3 上电小时数 (POH)
    4. 6.4 建议运行条件
    5. 6.5 运行性能点
    6. 6.6 电气特性
      1. 6.6.1 I2C 开漏和失效防护 (I2C OD FS) 电气特性
      2. 6.6.2 失效防护复位（FS 复位）电气特性
      3. 6.6.3 高频振荡器 (HFOSC) 电气特性
      4. 6.6.4 低频振荡器 (LFXOSC) 电气特性
      5. 6.6.5 SDIO 电气特性
      6. 6.6.6 LVCMOS 电气特性
      7. 6.6.7 CSI-2 (D-PHY) 电气特性
      8. 6.6.8 USB2PHY 电气特性
      9. 6.6.9 DDR 电气特性
    7. 6.7 一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 6.7.1 建议的 OTP eFuse 编程操作条件
      2. 6.7.2 硬件要求
      3. 6.7.3 编程序列
      4. 6.7.4 对硬件保修的影响
    8. 6.8 热阻特性
      1. 6.8.1 AMW 封装的热阻特性（待定）
    9. 6.9 时序和开关特性
      1. 6.9.1 时序参数和信息
      2. 6.9.2 电源要求
        1. 6.9.2.1 电源压摆率要求
        2. 6.9.2.2 电源时序
          1. 6.9.2.2.1 上电时序
          2. 6.9.2.2.2 下电时序
          3. 6.9.2.2.3 部分 IO 电源时序
      3. 6.9.3 系统时序
        1. 6.9.3.1 复位时序
        2. 6.9.3.2 错误信号时序
        3. 6.9.3.3 时钟时序
      4. 6.9.4 时钟规范
        1. 6.9.4.1 输入时钟/振荡器
          1. 6.9.4.1.1 MCU_OSC0 内部振荡器时钟源
            1. 6.9.4.1.1.1 负载电容
            2. 6.9.4.1.1.2 并联电容
          2. 6.9.4.1.2 MCU_OSC0 LVCMOS 数字时钟源
          3. 6.9.4.1.3 WKUP_LFOSC0 内部振荡器时钟源
          4. 6.9.4.1.4 WKUP_LFOSC0 LVCMOS 数字时钟源
          5. 6.9.4.1.5 未使用 WKUP_LFOSC0
        2. 6.9.4.2 输出时钟
        3. 6.9.4.3 PLL
        4. 6.9.4.4 时钟和控制信号转换的建议系统预防措施
      5. 6.9.5 外设
        1. 6.9.5.1  ATL
          1. 6.9.5.1.1 ATL_PCLK 时序要求
          2. 6.9.5.1.2 ‌ATL_AWS[x] 时序要求
          3. 6.9.5.1.3 ‌ATL_BWS[x] 时序要求
          4. 6.9.5.1.4 ‌ATCLK[x] 开关特性
        2. 6.9.5.2  CPSW3G
          1. 6.9.5.2.1 CPSW3G MDIO 时序
          2. 6.9.5.2.2 CPSW3G RMII 时序
          3. 6.9.5.2.3 CPSW3G RGMII 时序
        3. 6.9.5.3  CPTS
        4. 6.9.5.4  CSI-2
        5. 6.9.5.5  CSI-2 TX
        6. 6.9.5.6  DDRSS
        7. 6.9.5.7  DSS
        8. 6.9.5.8  ECAP
        9. 6.9.5.9  仿真和调试
          1. 6.9.5.9.1 迹线
          2. 6.9.5.9.2 JTAG
        10. 6.9.5.10 EPWM
        11. 6.9.5.11 EQEP
        12. 6.9.5.12 GPIO
        13. 6.9.5.13 GPMC
          1. 6.9.5.13.1 GPMC 和 NOR 闪存 - 同步模式
          2. 6.9.5.13.2 GPMC 和 NOR 闪存 - 异步模式
          3. 6.9.5.13.3 GPMC 和 NAND 闪存 - 异步模式
        14. 6.9.5.14 I2C
        15. 6.9.5.15 MCAN
        16. 6.9.5.16 MCASP
        17. 6.9.5.17 MCSPI
          1. 6.9.5.17.1 MCSPI - 控制器模式
          2. 6.9.5.17.2 MCSPI - 外设模式
        18. 6.9.5.18 MMCSD
          1. 6.9.5.18.1 MMC0 - eMMC 接口
            1. 6.9.5.18.1.1  旧 SDR 模式
            2. 6.9.5.18.1.2  高速 SDR 模式
            3. 6.9.5.18.1.3  高速 DDR 模式
            4. 6.9.5.18.1.4  HS200 模式
            5. 6.9.5.18.1.5  HS400 模式
            6. 6.9.5.18.1.6  UHS–I SDR12 模式
            7. 6.9.5.18.1.7  UHS–I SDR25 模式
            8. 6.9.5.18.1.8  UHS–I SDR50 模式
            9. 6.9.5.18.1.9  UHS–I DDR50 模式
            10. 6.9.5.18.1.10 UHS–I SDR104 模式
          2. 6.9.5.18.2 MMC1/MMC2 - SD/SDIO 接口
            1. 6.9.5.18.2.1 默认速度模式
            2. 6.9.5.18.2.2 高速模式
            3. 6.9.5.18.2.3 UHS–I SDR12 模式
            4. 6.9.5.18.2.4 UHS–I SDR25 模式
            5. 6.9.5.18.2.5 UHS–I SDR50 模式
            6. 6.9.5.18.2.6 UHS–I DDR50 模式
            7. 6.9.5.18.2.7 UHS–I SDR104 模式
        19. 6.9.5.19 OSPI
          1. 6.9.5.19.1 OSPI0 PHY 模式
            1. 6.9.5.19.1.1 具有 PHY 数据训练的 OSPI0
            2. 6.9.5.19.1.2 无数据训练的 OSPI0
              1. 6.9.5.19.1.2.1 OSPI0 PHY SDR 时序
              2. 6.9.5.19.1.2.2 OSPI0 PHY DDR 时序
          2. 6.9.5.19.2 OSPI0 Tap 模式
            1. 6.9.5.19.2.1 OSPI0 Tap SDR 时序
            2. 6.9.5.19.2.2 OSPI0 Tap DDR 时序
        20. 6.9.5.20 PCIe
        21. 6.9.5.21 计时器
        22. 6.9.5.22 UART
        23. 6.9.5.23 USB
  8. 7 详细说明
    1. 7.1 概述
  9. 8 应用、实现和布局
    1. 8.1 器件连接和布局基本准则
      1. 8.1.1 电源
        1. 8.1.1.1 配电网络实施指南
      2. 8.1.2 外部振荡器
      3. 8.1.3 JTAG、仿真和跟踪
      4. 8.1.4 未使用的引脚
    2. 8.2 外设和接口的相关设计信息
      1. 8.2.1 LPDDR4 电路板设计和布局布线指南
      2. 8.2.2 OSPI/QSPI/SPI 电路板设计和布局指南
        1. 8.2.2.1 无环回、内部 PHY 环回和内部焊盘环回
        2. 8.2.2.2 外部电路板环回
        3. 8.2.2.3 DQS（仅适用于八路 SPI 器件）
      3. 8.2.3 USB VBUS 设计指南
      4. 8.2.4 系统电源监测设计指南
      5. 8.2.5 高速差分信号布线指南
      6. 8.2.6 散热解决方案指导
    3. 8.3 时钟布线指南
      1. 8.3.1 振荡器路由
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
      1. 9.1.1 标准封装编号法
      2. 9.1.2 器件命名约定
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • AMW|594
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.9.5.2.3 CPSW3G RGMII 时序

表 6-34、表 6-35、表 6-36、图 6-31、表 6-37、表 6-38 和图 6-32 展示了 CPSW3G RGMII 的时序条件、要求和开关特性。

表 6-34 CPSW3G RGMII 时序条件
参数 最小值 最大值 单位
输入条件
SRI 输入压摆率 2.64 5 V/ns
输出条件
CL 输出负载电容 2 20 pF
PCB 连接要求
td(Trace Mismatch Delay) 所有引线之间的传播延迟不匹配 RGMII[x]_RXC、RGMII[x]_RD[3:0]、RGMII[x]_RX_CTL 50 ps
RGMII[x]_TXC、RGMII[x]_TD[3:0]、RGMII[x]_TX_CTL 50 ps
表 6-35 RGMII[x]_RXC 时序要求 – RGMII 模式 请参阅图 6-31
编号 参数 说明 模式 最小值 最大值 单位
RGMII1 tc(RXC) 周期时间，RGMII[x]_RXC 10Mbps 360 440 ns
100Mbps 36 44 ns
1000Mbps 7.2 8.8 ns
RGMII2 tw(RXCH) 脉冲持续时间，RGMII[x]_RXC 高电平 10Mbps 160 240 ns
100Mbps 16 24 ns
1000Mbps 3.6 4.4 ns
RGMII3 tw(RXCL) 脉冲持续时间，RGMII[x]_RXC 低电平 10Mbps 160 240 ns
100Mbps 16 24 ns
1000Mbps 3.6 4.4 ns
表 6-36 RGMII[x]_RD[3:0] 和 RGMII[x]_RX_CTL 时序要求 – RGMII 模式 请参阅图 6-31
编号 参数 说明 模式 最小值 最大值 单位
RGMII4 tsu(RD-RXC) 建立时间，在 RGMII[x]_RXC 高电平/低电平之前 RGMII[x]_RD[3:0] 有效 10Mbps 1 ns
100Mbps 1 ns
1000Mbps 1 ns
tsu(RX_CTL-RXC) 建立时间，在 RGMII[x]_RXC 高电平/低电平之前 RGMII[x]_RX_CTL 有效 10Mbps 1 ns
100Mbps 1 ns
1000Mbps 1 ns
RGMII5 th(RXC-RD) 保持时间，在 RGMII[x]_RXC 高电平/低电平之后 RGMII[x]_RD[3:0] 有效 10Mbps 1 ns
100Mbps 1 ns
1000Mbps 1 ns
th(RXC-RX_CTL) 保持时间，在 RGMII[x]_RXC 高电平/低电平之后 RGMII[x]_RX_CTL 有效 10Mbps 1 ns
100Mbps 1 ns
1000Mbps 1 ns
TDA4VEN-Q1 TDA4AEN-Q1 CPSW3G RGMII[x]_RXC、RGMII[x]_RD[3:0]、RGMII[x]_RX_CTL 时序要求 - RGMII 模式
A. RGMII[x]_RXC 必须相对于数据和控制引脚进行外部延迟。
B. 使用时钟的两个边沿接收数据和控制信息。RGMII[x]_RD[3:0] 在 RGMII[x]_RXC 的上升沿承载数据位 3-0，在 RGMII[x]_RXC 的下降沿承载数据位 7-4。类似地，RGMII[x]_RX_CTL 在 RGMII[x]_RXC 的上升沿承载 RXDV，在 RGMII[x]_RXC 的下降沿承载 RXERR。
图 6-31 CPSW3G RGMII[x]_RXC、RGMII[x]_RD[3:0]、RGMII[x]_RX_CTL 时序要求 - RGMII 模式
表 6-37 RGMII[x]_TXC 开关特性 – RGMII 模式 请参阅图 6-32
编号 参数 说明 模式 最小值 最大值 单位
RGMII6 tc(TXC) 周期时间，RGMII[x]_TXC 10Mbps 360 440 ns
100Mbps 36 44 ns
1000Mbps 7.2 8.8 ns
RGMII7 tw(TXCH) 脉冲持续时间，RGMII[x]_TXC 高电平 10Mbps 160 240 ns
100Mbps 16 24 ns
1000Mbps 3.6 4.4 ns
RGMII8 tw(TXCL) 脉冲持续时间，RGMII[x]_TXC 低电平 10Mbps 160 240 ns
100Mbps 16 24 ns
1000Mbps 3.6 4.4 ns
表 6-38 RGMII[x]_TD[3:0] 和 RGMII[x]_TX_CTL 开关特性 – RGMII 模式 请参阅图 6-32
编号 参数 说明 模式 最小值 最大值 单位
RGMII9 tosu(TD-TXC) 输出建立时间(1)，RGMII[x]_TD[3:0] 有效至 RGMII[x]_TXC 高电平/低电平 10Mbps 1.2 ns
100Mbps 1.2 ns
1000Mbps 1.2 ns
tosu(TX_CTL-TXC) 输出建立时间(1)，RGMII[x]_TX_CTL 有效至 RGMII[x]_TXC 高电平/低电平 10Mbps 1.2 ns
100Mbps 1.2 ns
1000Mbps 1.2 ns
RGMII10 toh(TXC-TD) 输出保持时间(1)，RGMII[x]_TD[3:0] 在 RGMII[x]_TXC 高电平/低电平之后有效 10Mbps 1.2 ns
100Mbps 1.2 ns
1000Mbps 1.2 ns
toh(TXC-TX_CTL) 输出保持时间(1)，RGMII[x]_TX_CTL 在 RGMII[x]_TXC 高电平/低电平之后有效 10Mbps 1.2 ns
100Mbps 1.2 ns
1000Mbps 1.2 ns
(1) 输出建立/保持时间定义了发送数据和控制输出相对于发送时钟输出的延迟关系，但该输出关系被表示为提供给所连接的接收器的最小建立/保持时间。该方法符合 RGMII 规范中定义输出时序关系的方式。
TDA4VEN-Q1 TDA4AEN-Q1 CPSW3G RGMII[x]_TXC、RGMII[x]_TD[3:0] 和 RGMII[x]_TX_CTL 开关特性 - RGMII 模式
A. TXC 在驱动至 RGMII[x]_TXC 引脚之前会在内部延迟。该内部延迟始终启用。
B. 使用时钟的两个边沿接收数据和控制信息。RGMII[x]_TD[3:0] 在 RGMII[x]_TXC 的上升沿承载数据位 3-0，在 RGMII[x]_TXC 的下降沿承载数据位 7-4。类似地，RGMII[x]_TX_CTL 在 RGMII[x]_TXC 的上升沿承载 TXEN，在 RGMII[x]_TXC 的下降沿承载 TXERR。
图 6-32 CPSW3G RGMII[x]_TXC、RGMII[x]_TD[3:0] 和 RGMII[x]_TX_CTL 开关特性 - RGMII 模式
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