THVD1424 具有 H/F 引脚，使该器件可用于半双工或全双工网络。下表介绍了 H/F 引脚的功能操作。

当驱动器使能引脚 DE 为逻辑高电平时，差分输出 Y 和 Z 跟随数据输入 D 的逻辑状态。D 处的逻辑高电平会导致 Y 变为高电平，Z 变为低电平。在这种情况下，定义为 V_OD = V_Y – V_Z 的差分输出电压为正。当 D 为低电平时，输出状态反转，Z 变为高电平，Y 变为低电平，V_OD 是负数。

当 DE 为低电平时，两个输出都变为高阻态。在这种情况下，D 处的逻辑状态是无关紧要的。DE 引脚有一个内部下拉电阻到地；因此，当保持打开状态时，驱动程序默认禁用（高阻抗）。D 引脚有一个连接到 V_IO 的内部上拉电阻器，因此，当启用驱动器且处于开路状态时，输出 Y 变为高电平，Z 变为低电平。

当接收器使能引脚 RE 为逻辑低电平时，接收器被启用。当定义为 V_ID = V_A – V_B（全双工模式）或 V_Y - V_Z（半双工模式）的差分输入电压为正且高于正输入阈值 V_TH+ 时，接收器输出 R 变为高电平。当 V_ID 为负并且低于负输入阈值 V_TH- 时，接收器输出 R 变为低电平。如果 V_ID 介于 V_TH+ 和 V_TH- 之间，则输出是不确定的。

当 RE 为逻辑高电平或处于开路时，接收器输出为高阻抗，与 V_ID 的幅度和极性无关。当收发器与总线断开（开路）、总线线路短路（短路）或未对总线进行有源驱动（空闲总线）时，接收器输入的内部偏置会导致输出 R 变为失效防护高电平。