ZHCSXC6 November 2024 TLC6989
PRODUCTION DATA
CS 信号能够选通任何杂散时钟和数据脉冲。CS 上的高电平逻辑信号会阻止外设接收数据。这会阻止 SPI 外设与控制器失去同步。TI 不建议将 CS 始终绑定到运行状态。
如果 SPI 外设与控制器失去同步,则在 CS 上提供高电平逻辑信号会复位 SPI 外设(包括位计数器)。另一种方法是停止 SCLK 并使等待时间长于 SPICTRL 寄存器中 SPI_RST_TIMEOUT_CFG 字段的设置。当 SPI 外设需要命令字时,此超时从 SCLK 的第一个上升时钟边沿开始计数。