ZHCSMD9A December 2021 – March 2022 TMP127-Q1
PRODUCTION DATA
| SPI 总线 | 单位 | ||||
|---|---|---|---|---|---|
| 最小值 | 最大值 | ||||
| fCLK | SCL 频率 | 10 | MHz | ||
| tCLK | SCLK 周期 | 100 | ns | ||
| tLEAD | CS 的下降沿至 SCLK 设置时间的上升沿 | 100 | ns | ||
| tLAG | SCLK 的上升沿到 CS 设置时间的上升沿 | 20 | ns | ||
| tSU | SIO 至 SCLK 上升沿设置时间 | 10 | ns | ||
| tHOLD | SCLK 上升沿之后的 SIO 保持时间 | 20 | ns | ||
| tVALID | 从 SLCK 的下降沿到有效 SIO 数据的时间 | 35 | ns | ||
| tSIO(DIS) | 从 CS 的上升沿到 SIO 高阻抗的时间 | 200 | ns | ||
| tSIO(EN) | 从 CS 的下降沿到 SIO 低阻抗的时间 | 70 | ns | ||
| tRISE | SIO、SCLK、CS 上升时间 | 100 | ns | ||
| tFALL | SIO、SCLK、CS 下降时间 | 100 | ns | ||
| tINTERFRAME | 两个 SPI 通信序列之间的延迟（CS 高电平） | 100 | ns | ||
| tINITIATION | 有效 VDD 电压与初始 SPI 通信之间的延迟 | 0.5 | ms | ||