ZHCSDR5B March   2012  – April 2015 TMS320C6654

PRODUCTION DATA.  

  1. 1 C6654 特性和描述
    1. 1.1 特性
    2. 1.2 KeyStone 架构
    3. 1.3 器件描述
    4. 1.4 功能方框图
  2. 2 修订历史记录
  3. 3 Device Overview
    1. 3.1 Device Characteristics
    2. 3.2 DSP Core Description
    3. 3.3 Memory Map Summary
    4. 3.4 Boot Sequence
    5. 3.5 Boot Modes Supported and PLL Settings
      1. 3.5.1 Boot Device Field
      2. 3.5.2 Device Configuration Field
        1. 3.5.2.1 EMIF16 / UART / No Boot Device Configuration
          1. 3.5.2.1.1 No Boot Mode
          2. 3.5.2.1.2 UART Boot Mode
          3. 3.5.2.1.3 EMIF16 Boot Mode
        2. 3.5.2.2 Ethernet (SGMII) Boot Device Configuration
        3. 3.5.2.3 NAND Boot Device Configuration
        4. 3.5.2.4 PCI Boot Device Configuration
        5. 3.5.2.5 I2C Boot Device Configuration
          1. 3.5.2.5.1 I2C Master Mode
          2. 3.5.2.5.2 I2C Passive Mode
        6. 3.5.2.6 SPI Boot Device Configuration
      3. 3.5.3 Boot Parameter Table
        1. 3.5.3.1 Sleep / XIP Mode Parameter Table
        2. 3.5.3.2 SRIO Mode Boot Parameter Table
        3. 3.5.3.3 Ethernet Mode Boot Parameter Table
        4. 3.5.3.4 NAND Mode Boot Parameter Table
        5. 3.5.3.5 PCIE Mode Boot Parameter Table
        6. 3.5.3.6 I2C Mode Boot Parameter Table
        7. 3.5.3.7 SPI Mode Boot Parameter Table
        8. 3.5.3.8 Hyperlink Mode Boot Parameter Table
        9. 3.5.3.9 UART Mode Boot Parameter Table
    6. 3.6 PLL Boot Configuration Settings
    7. 3.7 Second-Level Bootloaders
    8. 3.8 Terminals
      1. 3.8.1 Package Terminals
      2. 3.8.2 Pin Map
    9. 3.9 Terminal Functions
  4. 4 Device Configuration
    1. 4.1 Device Configuration at Device Reset
    2. 4.2 Peripheral Selection After Device Reset
    3. 4.3 Device State Control Registers
      1. 4.3.1  Device Status Register
      2. 4.3.2  Device Configuration Register
      3. 4.3.3  JTAG ID (JTAGID) Register Description
      4. 4.3.4  Kicker Mechanism (KICK0 and KICK1) Register
      5. 4.3.5  LRESETNMI PIN Status (LRSTNMIPINSTAT) Register
      6. 4.3.6  LRESETNMI PIN Status Clear (LRSTNMIPINSTAT_CLR) Register
      7. 4.3.7  Reset Status (RESET_STAT) Register
      8. 4.3.8  Reset Status Clear (RESET_STAT_CLR) Register
      9. 4.3.9  Boot Complete (BOOTCOMPLETE) Register
      10. 4.3.10 Power State Control (PWRSTATECTL) Register
      11. 4.3.11 NMI Event Generation to CorePac (NMIGRx) Register
      12. 4.3.12 IPC Generation (IPCGRx) Registers
      13. 4.3.13 IPC Acknowledgement (IPCARx) Registers
      14. 4.3.14 IPC Generation Host (IPCGRH) Register
      15. 4.3.15 IPC Acknowledgement Host (IPCARH) Register
      16. 4.3.16 Timer Input Selection Register (TINPSEL)
      17. 4.3.17 Timer Output Selection Register (TOUTPSEL)
      18. 4.3.18 Reset Mux (RSTMUXx) Register
      19. 4.3.19 Device Speed (DEVSPEED) Register
      20. 4.3.20 Pin Control 0 (PIN_CONTROL_0) Register
      21. 4.3.21 Pin Control 1 (PIN_CONTROL_1) Register
      22. 4.3.22 uPP Clock Source (UPP_CLOCK) Register
    4. 4.4 Pullup/Pulldown Resistors
  5. 5 System Interconnect
    1. 5.1 Internal Buses and Switch Fabrics
    2. 5.2 Switch Fabric Connections Matrix
    3. 5.3 TeraNet Switch Fabric Connections
    4. 5.4 Bus Priorities
      1. 5.4.1 Packet DMA Priority Allocation (PKTDMA_PRI_ALLOC) Register
      2. 5.4.2 EMAC / uPP Priority Allocation (EMAC_UPP_PRI_ALLOC) Register
  6. 6 C66x CorePac
    1. 6.1 Memory Architecture
      1. 6.1.1 L1P Memory
      2. 6.1.2 L1D Memory
      3. 6.1.3 L2 Memory
      4. 6.1.4 MSM Controller
      5. 6.1.5 L3 Memory
    2. 6.2 Memory Protection
    3. 6.3 Bandwidth Management
    4. 6.4 Power-Down Control
    5. 6.5 C66x CorePac Revision
    6. 6.6 C66x CorePac Register Descriptions
  7. 7 Device Operating Conditions
    1. 7.1 Absolute Maximum Ratings
    2. 7.2 Recommended Operating Conditions
    3. 7.3 Electrical Characteristics
    4. 7.4 Power Supply to Peripheral I/O Mapping
  8. 8 Peripheral Information and Electrical Specifications
    1. 8.1  Recommended Clock and Control Signal Transition Behavior
    2. 8.2  Power Supplies
      1. 8.2.1 Power-Supply Sequencing
        1. 8.2.1.1 Core-Before-IO Power Sequencing
        2. 8.2.1.2 IO-Before-Core Power Sequencing
        3. 8.2.1.3 Prolonged Resets
        4. 8.2.1.4 Clocking During Power Sequencing
      2. 8.2.2 Power-Down Sequence
      3. 8.2.3 Power Supply Decoupling and Bulk Capacitors
      4. 8.2.4 SmartReflex
    3. 8.3  Power Sleep Controller (PSC)
      1. 8.3.1 Power Domains
      2. 8.3.2 Clock Domains
      3. 8.3.3 PSC Register Memory Map
    4. 8.4  Reset Controller
      1. 8.4.1 Power-on Reset
      2. 8.4.2 Hard Reset
      3. 8.4.3 Soft Reset
      4. 8.4.4 Local Reset
      5. 8.4.5 Reset Priority
      6. 8.4.6 Reset Controller Register
      7. 8.4.7 Reset Electrical Data / Timing
    5. 8.5  Main PLL and PLL Controller
      1. 8.5.1 Main PLL Controller Device-Specific Information
        1. 8.5.1.1 Internal Clocks and Maximum Operating Frequencies
        2. 8.5.1.2 Main PLL Controller Operating Modes
        3. 8.5.1.3 Main PLL Stabilization, Lock, and Reset Times
      2. 8.5.2 PLL Controller Memory Map
        1. 8.5.2.1 PLL Secondary Control Register (SECCTL)
        2. 8.5.2.2 PLL Controller Divider Register (PLLDIV2, PLLDIV5, PLLDIV8)
        3. 8.5.2.3 PLL Controller Clock Align Control Register (ALNCTL)
        4. 8.5.2.4 PLLDIV Divider Ratio Change Status Register (DCHANGE)
        5. 8.5.2.5 SYSCLK Status Register (SYSTAT)
        6. 8.5.2.6 Reset Type Status Register (RSTYPE)
        7. 8.5.2.7 Reset Control Register (RSTCTRL)
        8. 8.5.2.8 Reset Configuration Register (RSTCFG)
        9. 8.5.2.9 Reset Isolation Register (RSISO)
      3. 8.5.3 Main PLL Control Register
      4. 8.5.4 Main PLL and PLL Controller Initialization Sequence
      5. 8.5.5 Main PLL Controller/PCIe Clock Input Electrical Data/Timing
    6. 8.6  DDR3 PLL
      1. 8.6.1 DDR3 PLL Control Register
      2. 8.6.2 DDR3 PLL Device-Specific Information
      3. 8.6.3 DDR3 PLL Initialization Sequence
      4. 8.6.4 DDR3 PLL Input Clock Electrical Data/Timing
    7. 8.7  Enhanced Direct Memory Access (EDMA3) Controller
      1. 8.7.1 EDMA3 Device-Specific Information
      2. 8.7.2 EDMA3 Channel Controller Configuration
      3. 8.7.3 EDMA3 Transfer Controller Configuration
      4. 8.7.4 EDMA3 Channel Synchronization Events
    8. 8.8  Interrupts
      1. 8.8.1 Interrupt Sources and Interrupt Controller
      2. 8.8.2 CIC Registers
        1. 8.8.2.1 CIC0 Register Map
        2. 8.8.2.2 CIC1 Register Map
      3. 8.8.3 Inter-Processor Register Map
      4. 8.8.4 NMI and LRESET
      5. 8.8.5 External Interrupts Electrical Data/Timing
    9. 8.9  Memory Protection Unit (MPU)
      1. 8.9.1 MPU Registers
        1. 8.9.1.1 MPU Register Map
        2. 8.9.1.2 Device-Specific MPU Registers
          1. 8.9.1.2.1 Configuration Register (CONFIG)
      2. 8.9.2 MPU Programmable Range Registers
        1. 8.9.2.1 Programmable Range n Start Address Register (PROGn_MPSAR)
        2. 8.9.2.2 Programmable Range n End Address Register (PROGn_MPEAR)
        3. 8.9.2.3 Programmable Range n Memory Protection Page Attribute Register (PROGn_MPPA)
        4. 8.9.2.4 MPU Registers Reset Values
    10. 8.10 DDR3 Memory Controller
      1. 8.10.1 DDR3 Memory Controller Device-Specific Information
      2. 8.10.2 DDR3 Memory Controller Electrical Data/Timing
    11. 8.11 I2C Peripheral
      1. 8.11.1 I2C Device-Specific Information
      2. 8.11.2 I2C Peripheral Register Description(s)
      3. 8.11.3 I2C Electrical Data/Timing
        1. 8.11.3.1 Inter-Integrated Circuits (I2C) Timing
    12. 8.12 SPI Peripheral
      1. 8.12.1 SPI Electrical Data/Timing
        1. 8.12.1.1 SPI Timing
    13. 8.13 UART Peripheral
    14. 8.14 PCIe Peripheral
    15. 8.15 EMIF16 Peripheral
      1. 8.15.1 EMIF16 Electrical Data/Timing
    16. 8.16 Ethernet Media Access Controller (EMAC)
      1. 8.16.1 EMAC Device-Specific Information
      2. 8.16.2 EMAC Peripheral Register Description(s)
      3. 8.16.3 EMAC Electrical Data/Timing (SGMII)
    17. 8.17 Management Data Input/Output (MDIO)
      1. 8.17.1 MDIO Peripheral Registers
      2. 8.17.2 MDIO Timing
    18. 8.18 Timers
      1. 8.18.1 Timers Device-Specific Information
      2. 8.18.2 Timers Electrical Data/Timing
    19. 8.19 General-Purpose Input/Output (GPIO)
      1. 8.19.1 GPIO Device-Specific Information
      2. 8.19.2 GPIO Electrical Data/Timing
    20. 8.20 Semaphore2
    21. 8.21 Multichannel Buffered Serial Port (McBSP)
      1. 8.21.1 McBSP Peripheral Register
      2. 8.21.2 McBSP Electrical Data/Timing
        1. 8.21.2.1 McBSP Timing
    22. 8.22 Universal Parallel Port (uPP)
      1. 8.22.1 uPP Register Descriptions
    23. 8.23 Emulation Features and Capability
      1. 8.23.1 Advanced Event Triggering (AET)
      2. 8.23.2 Trace
        1. 8.23.2.1 Trace Electrical Data/Timing
      3. 8.23.3 IEEE 1149.1 JTAG
        1. 8.23.3.1 IEEE 1149.1 JTAG Compatibility Statement
        2. 8.23.3.2 JTAG Electrical Data/Timing
  9. 9 Device and Documentation Support
    1. 9.1 Device Support
      1. 9.1.1 Development Support
      2. 9.1.2 Device and Development-Support Tool Nomenclature
    2. 9.2 Documentation Support
      1. 9.2.1 Related Links
      2. 9.2.2 社区资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 Glossary
  10. 10Mechanical Data
    1. 10.1 Thermal Data
    2. 10.2 Packaging Information

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • CZH|625
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 C6654 特性和描述

1.1 特性

  • 1 个 TMS320C66x™ 数字信号处理器 (DSP) 内核子系统 (CorePac)，具有
    • 850MHz C66x 定点/浮点 CPU 内核
      • 850MHz 时，定点运算速度达 27.2G MAC/内核
      • 850MHz 时，浮点运算速度达 13.6 GFLOP/内核
    • 存储器
      • 每核 32K字节一级程序 (L1P) 内存
      • 每核 32K字节一级数据 (L1D) 内存
      • 每核 1024K字节本地 L2
  • 多核共享存储器控制器 (MSMC)
    • DDR3_EMIF 的内存保护单元
  • 多核导航器
    • 带有队列管理器的 8192 个多用途硬件队列
    • 基于包的 DMA 支持零开销传输
  • 外设
    • PCIe Gen2
      • 单端口支持 1 或 2 个通道
      • 每通道支持的速率高达 5 GBaud
    • 千兆以太网 (GbE) 子系统
      • 一个 SGMII 端口
      • 支持 10/100/1000 Mbps 工作速率
    • 32 位 DDR3 接口
      • DDR3-1066
      • 8G 字节可寻址存储空间
    • 16 位 EMIF
    • 通用并行端口
      • 两个通道，每个 8 位或 16 位
      • 支持 SDR 和 DDR 传输
    • 两个 UART 接口
    • 两个多通道缓冲串行端口 (McBSP)
    • I2C 接口
    • 32 个 GPIO 引脚
    • SPI 接口
    • 信号量 (Semaphore) 模块
    • 8 个 64 位定时器
    • 两个片上 PLL
  • 商用温度：
    • 0°C 至 85°C
  • 扩展温度范围:
    • -40°C 至 100°C
  • 扩展低温：
    • -55°C 至 100°C

1.2 KeyStone 架构

TI 的 Keystone 多核结构提供了一个高性能结构，此结构将精简指令集 (RISC) 和 DSP 内核与应用专用协处理器和 I/O 集成在一起。Keystone 是第一个为到所有处理内核、外设、协处理器、和 I/O 的无阻塞访问提供足够内部带宽的结构。它通过四个主要的硬件元件实现这一功能：多核导航器，TeraNet，多核共享内存控制器，和超链接。

多内核导航器是一款基于包的创新管理器，可控制 8192 个队列。 在把各种任务分发给这些队列时，多核导航器可提供硬件加速分发功能，将任务导向可用的适当硬件。 这种基于数据包的片上系统 (SoC) 使用容量达 2Tbp 的 TeraNet 交换中央资源来传输数据包。 凭借多核共享存储器控制器，处理内核无需借助于 TeraNet 即可直接访问共享存储器，因此访问存储器时不会影响数据包的传输。

HyperLink 可提供 40Gbaud 芯片级互连，实现 SoC 串联工作。 其具有低协议开销和高吞吐量等优势，是芯片间互连的理想接口。 HyperLink 通过与多内核导航器协作，可将任务透明地分发给串联器件，而任务的执行就如同在本地资源上运行一样。

1.3 器件描述

C6654 DSP 是一款基于 TI 的 KeyStone 多核架构的最高性能定点/浮点 DSP。 该器件集成了创新的 C66x DSP 内核，可以高达 850MHz 的内核速度运行。 TI 的 C6654 DSP 提供了处理频率高达 850MHz 的累加 DSP，并实现了一套易于使用的低功耗平台，可供关键任务、医疗成像、测试和自动化等诸多需要高性能的应用领域的开发人员使用。 此外，它还完全向后兼容所有现有的 C6000 系列定点和浮点 DSP。

TI 的 KeyStone 架构提供了一套集成有各类子系统（C66x 内核、存储器子系统、外设和加速器）的可编程平台，并且采用多种创新组件和技术来最大限度改善器件内和器件间的通信，使得各种 DSP 资源能够高效且无缝地运作。 这一架构的核心是诸如多内核导航器的关键组件，这些组件可实现多种组件间的高效数据管理。 TeraNet 是一种可实现快速且无竞争的内部数据移动的无阻塞交换结构。 多内核共享存储器控制器可在不使用交换结构功能的情况下访问共享存储器和外部存储器。

对于定点运算，C66x 内核的乘积累加 (MAC) 计算能力是 C64x+ 内核的 4 倍。 此外，C66x 内核集成了浮点运算能力，原始计算性能处于行业领先水平，在 850MHz 工作频率下，每个内核能够达到 27.2GMACS 和 13.6GFLOPS。 该内核每个周期能够执行 8 次单精度浮点 MAC 运算，并且可执行双精度和混合精度运算，同时符合 IEEE754 标准。 C66x 新增了 90 条指令（相比 C64x+ 内核），主要针对浮点运算和面向向量数学的处理。 上述性能改进大大提升了常见 DSP 内核在信号处理、数学运算和图像采集功能方面的性能。 C66x 内核代码向后兼容 TI 的上一代 C6000 定点和浮点 DSP 内核，确保了软件的可移植性并缩短了软件开发周期，以便将应用程序移植到更快的硬件中。

C6654 DSP 集成了大量的片上存储器。 除了 32KB 的 L1 程序和数据缓存之外，每个内核还有 1024KB 的专用存储器，可配置为映射的 RAM 或缓存。 所有 L2 存储器均包含检错与纠错功能。 该器件包含一个以 1066MHz 频率运行的 32 位 DDR-3 外部存储器接口 (EMIF)，用于快速访问外部存储器。

该系列支持多种高速标准接口，、PCI Express Gen2 和千兆以太网。 它还包括 I2C、UART、多通道缓冲串行端口 (McBSP)、通用并行端口和一个 16 位异步 EMIF 以及通用 CMOS IO。

C6654 器件具有一套完整的开发工具，其中包括一个增强型 C 编译器、一个用于简化编程和调度过程的汇编优化器，以及一个用于查看源代码执行的 Windows® 调试器接口。

1.4 功能方框图

Figure 1-1 展示器件的功能方框图

TMS320C6654 Functional_Block_Diagram_6654.gifFigure 1-1 功能框图
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