ZHCSL01C March   2020  – April 2024 TMS320F280021 , TMS320F280021-Q1 , TMS320F280023 , TMS320F280023-Q1 , TMS320F280023C , TMS320F280025 , TMS320F280025-Q1 , TMS320F280025C , TMS320F280025C-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关米6体育平台手机版_好二三四
  6. 5 终端配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
    3. 5.3 信号说明
      1. 5.3.1 模拟信号
      2. 5.3.2 数字信号
      3. 5.3.3 电源和接地
      4. 5.3.4 测试、JTAG 和复位
    4. 5.4 引脚多路复用
      1. 5.4.1 GPIO 多路复用引脚
        1. 5.4.1.1 “GPIO 多路复用引脚”表
      2. 5.4.2 ADC 引脚上的数字输入 (AIO)
      3. 5.4.3 GPIO 输入 X-BAR
      4. 5.4.4 GPIO 输出 X-BAR、CLB X-BAR、CLB 输出 X-BAR 和 ePWM X-BAR
    5. 5.5 带有内部上拉和下拉的引脚
    6. 5.6 未使用引脚的连接
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级 - 商用
    3. 6.3  ESD 等级 - 汽车
    4. 6.4  建议运行条件
    5.     电源电压
    6. 6.5  功耗摘要
      1. 6.5.1 系统电流消耗
      2. 6.5.2 工作模式测试说明
      3. 6.5.3 电流消耗图
      4. 6.5.4 减少电流消耗
        1. 6.5.4.1 每个禁用外设的典型电流降低
    7. 6.6  电气特性
    8. 6.7  PN 封装的热阻特性
    9. 6.8  PM 封装的热阻特性
    10. 6.9  PT 封装的热阻特性
    11. 6.10 散热设计注意事项
    12. 6.11 系统
      1. 6.11.1  电源管理模块 (PMM)
        1. 6.11.1.1 引言
        2. 6.11.1.2 概述
          1. 6.11.1.2.1 电源轨监视器
            1. 6.11.1.2.1.1 I/O POR（上电复位）监视器
            2. 6.11.1.2.1.2 I/O BOR（欠压复位）监视器
            3. 6.11.1.2.1.3 VDD POR（上电复位）监视器
          2. 6.11.1.2.2 外部监控器使用情况
          3. 6.11.1.2.3 延迟块
          4. 6.11.1.2.4 内部 1.2V LDO 稳压器 (VREG)
        3. 6.11.1.3 外部元件
          1. 6.11.1.3.1 去耦电容器
            1. 6.11.1.3.1.1 VDDIO 去耦
            2. 6.11.1.3.1.2 VDD 去耦
        4. 6.11.1.4 电源时序
          1. 6.11.1.4.1 电源引脚联动
          2. 6.11.1.4.2 信号引脚电源序列
          3. 6.11.1.4.3 电源引脚电源序列
            1. 6.11.1.4.3.1 内部 VREG/VDD 模式序列
            2. 6.11.1.4.3.2 电源时序摘要和违规影响
            3. 6.11.1.4.3.3 电源压摆率
        5. 6.11.1.5 电源管理模块电气数据和时序
          1. 6.11.1.5.1 电源管理模块特征
          2. 6.11.1.5.2 电源管理模块运行条件
      2. 6.11.2  复位时序
        1. 6.11.2.1 复位源
        2. 6.11.2.2 复位电气数据和时序
          1. 6.11.2.2.1 复位 (XRSn) 时序要求
          2. 6.11.2.2.2 复位 (XRSn) 开关特性
          3. 6.11.2.2.3 复位时序图
      3. 6.11.3  时钟规范
        1. 6.11.3.1 时钟源
        2. 6.11.3.2 时钟频率、要求和特性
          1. 6.11.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
            1. 6.11.3.2.1.1 输入时钟频率
            2. 6.11.3.2.1.2 XTAL 振荡器特性
            3. 6.11.3.2.1.3 X1 时序要求
            4. 6.11.3.2.1.4 APLL 特性
            5. 6.11.3.2.1.5 XCLKOUT 开关特性
            6. 6.11.3.2.1.6 内部时钟频率
        3. 6.11.3.3 输入时钟和 PLL
        4. 6.11.3.4 XTAL 振荡器
          1. 6.11.3.4.1 引言
          2. 6.11.3.4.2 概述
            1. 6.11.3.4.2.1 电子振荡器
              1. 6.11.3.4.2.1.1 运行模式
                1. 6.11.3.4.2.1.1.1 晶体的工作模式
                2. 6.11.3.4.2.1.1.2 单端工作模式
              2. 6.11.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
            2. 6.11.3.4.2.2 石英晶体
            3. 6.11.3.4.2.3 GPIO 运行模式
          3. 6.11.3.4.3 正常运行
            1. 6.11.3.4.3.1 ESR – 有效串联电阻
            2. 6.11.3.4.3.2 Rneg - 负电阻
            3. 6.11.3.4.3.3 启动时间
            4. 6.11.3.4.3.4 DL – 驱动电平
          4. 6.11.3.4.4 如何选择晶体
          5. 6.11.3.4.5 测试
          6. 6.11.3.4.6 常见问题和调试提示
          7. 6.11.3.4.7 晶体振荡器规格
            1. 6.11.3.4.7.1 晶体振荡器电气特性
            2. 6.11.3.4.7.2 晶振等效串联电阻 (ESR) 要求
        5. 6.11.3.5 内部振荡器
          1. 6.11.3.5.1 INTOSC 特性
      4. 6.11.4  闪存参数
      5. 6.11.5  RAM 规格
      6. 6.11.6  ROM 规格
      7. 6.11.7  仿真/JTAG
        1. 6.11.7.1 JTAG 电气数据和时序
          1. 6.11.7.1.1 JTAG 时序要求
          2. 6.11.7.1.2 JTAG 开关特性
          3. 6.11.7.1.3 JTAG 时序图
        2. 6.11.7.2 cJTAG 电气数据和时序
          1. 6.11.7.2.1 cJTAG 时序要求
          2. 6.11.7.2.2 cJTAG 开关特性
          3. 6.11.7.2.3 cJTAG 时序图
      8. 6.11.8  GPIO 电气数据和时序
        1. 6.11.8.1 GPIO - 输出时序
          1. 6.11.8.1.1 通用输出开关特征
        2. 6.11.8.2 GPIO - 输入时序
          1. 6.11.8.2.1 通用输入时序要求
          2. 6.11.8.2.2 采样模式
        3. 6.11.8.3 输入信号的采样窗口宽度
      9. 6.11.9  中断
        1. 6.11.9.1 外部中断 (XINT) 电气数据和时序
          1. 6.11.9.1.1 外部中断时序要求
          2. 6.11.9.1.2 外部中断开关特性
          3. 6.11.9.1.3 外部中断时序
      10. 6.11.10 低功率模式
        1. 6.11.10.1 时钟门控低功耗模式
        2. 6.11.10.2 低功耗模式唤醒时序
          1. 6.11.10.2.1 空闲模式时序要求
          2. 6.11.10.2.2 空闲模式开关特性
          3. 6.11.10.2.3 空闲进入和退出时序图
          4. 6.11.10.2.4 STANDBY 模式时序要求
          5. 6.11.10.2.5 待机模式开关特征
          6. 6.11.10.2.6 待机进入和退出时序图
          7. 6.11.10.2.7 停机模式时序要求
          8. 6.11.10.2.8 停机模式开关特征
          9. 6.11.10.2.9 停机模式进入和退出时序图
    13. 6.12 模拟外设
      1. 6.12.1 模拟引脚和内部连接
      2. 6.12.2 模拟信号说明
      3. 6.12.3 模数转换器 (ADC)
        1. 6.12.3.1 ADC 可配置性
          1. 6.12.3.1.1 信号模式
        2. 6.12.3.2 ADC 电气数据和时序
          1. 6.12.3.2.1 ADC 运行条件
          2. 6.12.3.2.2 ADC 特性
          3. 6.12.3.2.3 ADC INL 和 DNL
          4. 6.12.3.2.4 ADC 输入模型
          5. 6.12.3.2.5 ADC 时序图
      4. 6.12.4 温度传感器
        1. 6.12.4.1 温度传感器电气数据和时序
          1. 6.12.4.1.1 温度传感器特性
      5. 6.12.5 比较器子系统 (CMPSS)
        1. 6.12.5.1 CMPSS 电气数据和时序
          1. 6.12.5.1.1 比较器电气特性
          2.        CMPSS 比较器以输入为基准的偏移量和迟滞
          3. 6.12.5.1.2 CMPSS DAC 静态电气特性
          4. 6.12.5.1.3 CMPSS 示意图
    14. 6.13 控制外设
      1. 6.13.1 增强型脉宽调制器 (ePWM)
        1. 6.13.1.1 控制外设同步
        2. 6.13.1.2 ePWM 电气数据和时序
          1. 6.13.1.2.1 ePWM 时序要求
          2. 6.13.1.2.2 ePWM 开关特性
          3. 6.13.1.2.3 跳闸区输入时序
            1. 6.13.1.2.3.1 跳闸区域输入时序要求
        3. 6.13.1.3 外部 ADC 转换启动电气数据和时序
          1. 6.13.1.3.1 外部 ADC 转换启动开关特性
      2. 6.13.2 高分辨率脉宽调制器 (HRPWM)
        1. 6.13.2.1 HRPWM 电气数据和时序
          1. 6.13.2.1.1 高分辨率 PWM 特征
      3. 6.13.3 增强型捕捉 (eCAP) 和高分辨率捕捉 (HRCAP)
        1. 6.13.3.1 高分辨率捕捉 (HRCAP)
        2. 6.13.3.2 eCAP 和 HRCAP 方框图
        3. 6.13.3.3 eCAP/HRCAP 同步
        4. 6.13.3.4 eCAP 电气数据和时序
          1. 6.13.3.4.1 eCAP 时序要求
          2. 6.13.3.4.2 eCAP 开关特性
        5. 6.13.3.5 HRCAP 电气数据和时序
          1. 6.13.3.5.1 HRCAP 开关特性
          2. 6.13.3.5.2 HRCAP 图表
      4. 6.13.4 增强型正交编码器脉冲 (eQEP)
        1. 6.13.4.1 eQEP 电气数据和时序
          1. 6.13.4.1.1 eQEP 时序要求
          2. 6.13.4.1.2 eQEP 开关特性
    15. 6.14 通信外设
      1. 6.14.1 控制器局域网 (CAN)
      2. 6.14.2 内部集成电路 (I2C)
        1. 6.14.2.1 I2C 电气数据和时序
          1. 6.14.2.1.1 I2C 时序要求
          2. 6.14.2.1.2 I2C 开关特性
          3. 6.14.2.1.3 I2C 时序图
      3. 6.14.3 电源管理总线 (PMBus) 接口
        1. 6.14.3.1 PMBus 电气数据和时序
          1. 6.14.3.1.1 PMBus 电气特性
          2. 6.14.3.1.2 PMBus 快速模式开关特性
          3. 6.14.3.1.3 PMBus 标准模式开关特性
      4. 6.14.4 串行通信接口 (SCI)
      5. 6.14.5 串行外设接口 (SPI)
        1. 6.14.5.1 SPI 主模式时序
          1. 6.14.5.1.1 SPI 主模式时序要求
          2. 6.14.5.1.2 SPI 主模式开关特征（时钟相位 = 0）
          3. 6.14.5.1.3 SPI 主模式开关特征（时钟相位 = 1）
          4. 6.14.5.1.4 SPI 主模式时序图
        2. 6.14.5.2 SPI 从模式时序
          1. 6.14.5.2.1 SPI 从模式时序要求
          2. 6.14.5.2.2 SPI 从模式开关特性
          3. 6.14.5.2.3 SPI 从模式时序图
      6. 6.14.6 本地互连网络 (LIN)
      7. 6.14.7 快速串行接口 (FSI)
        1. 6.14.7.1 FSI 发送器
          1. 6.14.7.1.1 FSITX 电气数据和时序
            1. 6.14.7.1.1.1 FSITX 开关特性
            2. 6.14.7.1.1.2 FSITX 时序
        2. 6.14.7.2 FSI 接收器
          1. 6.14.7.2.1 FSIRX 电气数据和时序
            1. 6.14.7.2.1.1 FSIRX 时序要求
            2. 6.14.7.2.1.2 FSIRX 开关特性
            3. 6.14.7.2.1.3 FSIRX 时序
        3. 6.14.7.3 FSI SPI 兼容模式
          1. 6.14.7.3.1 FSITX SPI 信令模式电气数据和时序
            1. 6.14.7.3.1.1 FSITX SPI 信令模式开关特性
            2. 6.14.7.3.1.2 FSITX SPI 信令模式时序
      8. 6.14.8 主机接口控制器 (HIC)
        1. 6.14.8.1 HIC 电气数据和时序
          1. 6.14.8.1.1 HIC 时序要求
          2. 6.14.8.1.2 HIC 开关特性
          3. 6.14.8.1.3 HIC 时序图
  8. 7 详细说明
    1. 7.1  概述
    2. 7.2  功能方框图
    3. 7.3  存储器
      1. 7.3.1 存储器映射
        1. 7.3.1.1 专用 RAM (Mx RAM)
        2. 7.3.1.2 本地共享 RAM (LSx RAM)
        3. 7.3.1.3 全局共享 RAM (GSx RAM)
      2. 7.3.2 闪存存储器映射
        1. 7.3.2.1 闪存扇区的地址
      3. 7.3.3 外设寄存器内存映射
    4. 7.4  标识
    5. 7.5  总线架构 - 外设连接
    6. 7.6  C28x 处理器
      1. 7.6.1 浮点单元 (FPU)
      2. 7.6.2 快速整数除法单元
      3. 7.6.3 三角函数加速器 (TMU)
      4. 7.6.4 VCRC 单元
    7. 7.7  嵌入式实时分析和诊断 (ERAD)
    8. 7.8  背景 CRC-32 (BGCRC)
    9. 7.9  直接存储器存取 (DMA)
    10. 7.10 器件引导模式
      1. 7.10.1 器件引导配置
        1. 7.10.1.1 配置引导模式引脚
        2. 7.10.1.2 配置引导模式表选项
      2. 7.10.2 GPIO 分配
    11. 7.11 双代码安全模块
    12. 7.12 看门狗
    13. 7.13 C28x 计时器
    14. 7.14 双时钟比较器 (DCC)
      1. 7.14.1 特性
      2. 7.14.2 DCCx（DCC0 和 DCC1）时钟源输入映射
    15. 7.15 可配置逻辑块 (CLB)
  9. 8 应用、实施和布局
    1. 8.1 器件主要特性
    2. 8.2 应用信息
      1. 8.2.1 典型应用
        1. 8.2.1.1 伺服驱动器控制模块
          1. 8.2.1.1.1 系统方框图
          2. 8.2.1.1.2 伺服驱动器控制模块资源
        2. 8.2.1.2 服务器或电信电源单元 (PSU)
          1. 8.2.1.2.1 系统方框图
          2. 8.2.1.2.2 服务器和电信 PSU 资源
        3. 8.2.1.3 商用电信整流器
          1. 8.2.1.3.1 系统方框图
          2. 8.2.1.3.2 商用通信电源整流器资源
        4. 8.2.1.4 电动汽车充电站电源模块
          1. 8.2.1.4.1 系统方框图
          2. 8.2.1.4.2 电动汽车充电站电源模块资源
        5. 8.2.1.5 空调室外机
          1. 8.2.1.5.1 系统方框图
          2. 8.2.1.5.2 空调室外机资源
  10. 9 器件和文档支持
    1. 9.1 入门和后续步骤
    2. 9.2 器件和开发支持工具命名规则
    3. 9.3 标识
    4. 9.4 工具与软件
    5. 9.5 文档支持
    6. 9.6 支持资源
    7. 9.7 商标
    8. 9.8 静电放电警告
    9. 9.9 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.12.3.2 ADC 电气数据和时序

节 6.12.3.2.1列出了 ADC 的运行条件。节 6.12.3.2.2列出了 ADC 电气特性。

注：

ADC 输入应保持低于 VDDA + 0.3V。如果 ADC 输入高于此电平，则 ADC 可能会通过两种机制对其他通道产生干扰：

  • ADC 输入过压将过驱 CMPSS 多路复用器，从而干扰所有其他共用一个公共 CMPSS 多路复用器的通道。无论 ADC 是否对过压输入进行采样，这种干扰都会持续存在
  • 当 ADC 对过压 ADC 输入进行采样时，VREFHI 将被上拉至更高的电平。这将干扰任何通道上的后续 ADC 转换，直到 VREF 稳定下来

 

注：

VREFHI 引脚必须保持低于 VDDA + 0.3V，以确保正常工作。如果 VREFHI 引脚超过此电平，可能会激活阻塞电路，并且 VREFHI 的内部值可能会在内部浮动至 0V，从而导致 ADC 转换不正确。

 
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