ZHCSA13P November 2008 – February 2021 TMS320F28020 , TMS320F280200 , TMS320F28021 , TMS320F28022 , TMS320F28023 , TMS320F28023-Q1 , TMS320F28026 , TMS320F28026-Q1 , TMS320F28026F , TMS320F28027 , TMS320F28027-Q1 , TMS320F28027F , TMS320F28027F-Q1
PRODUCTION DATA
- 1 特性
- 2 应用
- 3 说明
- 4 功能方框图
- 5 修订历史记录
- 6 Device Comparison
- 7 Terminal Configuration and Functions
- 8 规格
-
9 详细说明
- 9.1
Overview
- 9.1.1 CPU
- 9.1.2 Memory Bus (Harvard Bus Architecture)
- 9.1.3 外设总线
- 9.1.4 Real-Time JTAG and Analysis
- 9.1.5 Flash
- 9.1.6 M0，M1 SARAM
- 9.1.7 L0 SARAM
- 9.1.8 Boot ROM
- 9.1.9 Security
- 9.1.10 外设中断扩展 (PIE) 块
- 9.1.11 外部中断 (XINT1-XINT3)
- 9.1.12 内部零引脚振荡器、振荡器和 PLL
- 9.1.13 看门狗
- 9.1.14 Peripheral Clocking
- 9.1.15 Low-power Modes
- 9.1.16 外设帧 0，1，2 (PFn)
- 9.1.17 通用输入/输出 (GPIO) 复用器
- 9.1.18 32 位 CPU 定时器 (0，1，2)
- 9.1.19 Control Peripherals
- 9.1.20 串行端口外设
- 9.2 Memory Maps
- 9.3 Register Maps
- 9.4 Device Emulation Registers
- 9.5 VREG/BOR/POR
- 9.6 系统控制
- 9.7 Low-power Modes Block
- 9.8 Interrupts
- 9.9
外设
- 9.9.1 Analog Block
- 9.9.2 详细说明
- 9.9.3 Serial Peripheral Interface (SPI) Module
- 9.9.4 Serial Communications Interface (SCI) Module
- 9.9.5 Inter-Integrated Circuit (I2C)
- 9.9.6 Enhanced PWM Modules (ePWM1/2/3/4)
- 9.9.7 High-Resolution PWM (HRPWM)
- 9.9.8 Enhanced Capture Module (eCAP1)
- 9.9.9 JTAG 端口
- 9.9.10 General-Purpose Input/Output (GPIO) MUX
- 9.1
Overview
- 10应用、实施和布局
- 11器件和文档支持
- 12机械、封装和可订购信息
封装选项
机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
- DA|38
订购信息
9.9.1.1.1 特性
ADC 的内核包含有一个单一 12 位转换器，此转换器由两个采样保持电路供源。可以对这两个采样保持电路进行同步采样或顺序采样。按顺序，这些电路由总共高达 13 个模拟输入通道供源。此转换器可配置为采用内部带隙基准运行，以便形成基于实际电压的转换，或者采用一对外部电压基准 (VREFHI/VREFLO) 运行，形成基于比率的转换。
与之前的 ADC 类型不同，此 ADC 并非基于序列发生器。对于用户来讲，他们可以很容易地从一个单触发来创建一系列的转换。然而，操作的基本原则是以单个转换的配置为中心，被称为 SOC，或者转换启动。
ADC 模块的功能包括：
- 具有内置双采样保持 (S/H) 的 12 位 ADC 内核
- 同步采样模式或顺序采样模式
- 全范围模拟输入：0V 至 3.3V 固定电压，或 VREFHI/VREFLO 比率。输入模拟电压的数值源自：
- 内部基准（VREFLO=VSSA。当使用内部或者外部基准模式时，VREFHI 不得超过 VDDA。）
- 外部基准（VREFHI/VREFLO 被连接至外部基准。当使用内部或者外部基准模式时，VREFHI 不得超过 VDDA。）
- 内部基准（VREFLO=VSSA。当使用内部或者外部基准模式时，VREFHI 不得超过 VDDA。）
- 多达 16 个通道，多路复用输入
- 16 个 SOC，可针对触发、采样窗口和通道进行配置
- 用于存储转换值的 16 个结果寄存器（可单独寻址）
- 多个触发源
- S/W - 软件立即启动
- ePWM 1-4
- GPIO XINT2
- CPU 计时器 0/1/2
- ADCINT1/2
- 9 个灵活的 PIE 中断，可在任一个转换后配置中断请求
| 寄存器名称 | 地址 | 大小 (x16) | 受 EALLOW 保护 | 说明 |
|---|---|---|---|---|
| ADCCTL1 | 0x7100 | 1 | 是 | 控制 1 寄存器 |
| ADCCTL2 | 0x7101 | 1 | 是 | 控制 2 寄存器 |
| ADCINTFLG | 0x7104 | 1 | 否 | 中断标志寄存器 |
| ADCINTFLGCLR | 0x7105 | 1 | 否 | 中断标志清除寄存器 |
| ADCINTOVF | 0x7106 | 1 | 否 | 中断溢出寄存器 |
| ADCINTOVFCLR | 0x7107 | 1 | 否 | 中断溢出清除寄存器 |
| INTSEL1N2 | 0x7108 | 1 | 是 | 中断 1 和 2 选择寄存器 |
| INTSEL3N4 | 0x7109 | 1 | 是 | 中断 3 和 4 选择寄存器 |
| INTSEL5N6 | 0x710A | 1 | 是 | 中断 5 和 6 选择寄存器 |
| INTSEL7N8 | 0x710B | 1 | 是 | 中断 7 和 8 选择寄存器 |
| INTSEL9N10 | 0x710C | 1 | 是 | 中断 9 选择寄存器（被保留的中断 10 选择） |
| SOCPRICTL | 0x7110 | 1 | 是 | SOC 优先级控制寄存器 |
| ADCSAMPLEMODE | 0x7112 | 1 | 是 | 采样模式寄存器 |
| ADCINTSOCSEL1 | 0x7114 | 1 | 是 | 中断 SOC 选择 1 寄存器（用于 8 个通道） |
| ADCINTSOCSEL2 | 0x7115 | 1 | 是 | 中断 SOC 选择 2 寄存器（用于 8 个通道） |
| ADCSOCFLG1 | 0x7118 | 1 | 否 | SOC 标志 1 寄存器（用于 16 个通道） |
| ADCSOCFRC1 | 0x711A | 1 | 否 | SOC 强制 1 寄存器（用于 16 个通道） |
| ADCSOCOVF1 | 0x711C | 1 | 否 | SOC 溢出 1 寄存器（用于 16 个通道） |
| ADCSOCOVFCLR1 | 0x711E | 1 | 否 | SOC 溢出清除 1 寄存器（用于 16 个通道） |
| ADCSOC0CTL 至 ADCSOC15CTL | 0x7120-0x712F | 1 | 是 | SOC0 控制寄存器至 SOC15 控制寄存器 |
| ADCREFTRIM | 0x7140 | 1 | 是 | 基准调整寄存器 |
| ADCOFFTRIM | 0x7141 | 1 | 是 | 偏移调整寄存器 |
| COMPHYSTCTL | 0x714C | 1 | 是 | 比较器滞后控制寄存器 |
| ADCREV | 0x714F | 1 | 否 | 修订版本寄存器 |
| 寄存器名称 | 地址 | 大小 (x16) | 受 EALLOW 保护 | 说明 |
|---|---|---|---|---|
| ADCRESULT0 至 ADCRESULT15 | 0xB00 至 0xB0F | 1 | 否 | ADC 结果 0 寄存器至 ADC 结果 15 寄存器 |
图 9-17 ADC 连接不使用 ADC 时的 ADC 连接
TI 建议即使不使用 ADC，也应保持模拟电源引脚的连接。下面总结了如果 ADC 未在应用中使用，应该如何连接 ADC 引脚：
- VDDA - 连接到 VDDIO
- VSSA - 连接到 VSS
- VREFLO - 连接到 VSS
- ADCINAn，ADCINBn，VREFHI - 连接到 VSSA
当在一个应用中使用 ADC 模块时，未使用的 ADC 输入引脚应被连接至模拟接地 (VSSA)。
与 AIO 功能复用的未使用 ADCIN 引脚不应直接连接到模拟地。它们应该通过一个 1kΩ 电阻器接地。这是为了防止一个错误代码将这些引脚配置为 AIO 输出并将接地的引脚驱动至一个逻辑高电平状态。
当 ADC 未被使用时，为了达到节能的目的，请确保到 ADC 模块的时钟未被打开。