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ZHCS864Q April 2009 – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1

PRODUCTION DATA

封装选项

机械数据 (封装 | 引脚)

PN|80
- MTQF010B
PAG|64
- MTQF006A

散热焊盘机械数据 (封装 | 引脚)

PAG|64
- QFND323A

订购信息

7.6.3 基于 PLL 的时钟模块

此器件具有一个基于 PLL 的片上时钟模块。这个模块为器件提供所有需要的时钟信号，以及对低功耗模式进入的控制。PLL 通过一个 4 位比率控制 PLLCR[DIV] 来选择不同的 CPU 时钟速率。在写入 PLLCR 寄存器之前，看门狗模块应被禁用。在 PLL 模式稳定后，可将其重新启用（如果需要），重新启用的时间为
1ms。输入时钟和 PLLCR[DIV] 位应该在 PLL(VCOCLK)的输出频率下降到 400MHz 至 50 MHz 之间时选定。

表 7-15 PLL 设置

PLLCR[DIV] 值⁽²⁾⁽³⁾	SYSCLKOUT (CLKIN)
PLLCR[DIV] 值⁽²⁾⁽³⁾	PLLSTS[DIVSEL]=0 或 1⁽¹⁾	PLLSTS[DIVSEL]=2	PLLSTS[DIVSEL]=3
0000（PLL 旁路）	OSCCLK/4（默认）⁽²⁾	OSCCLK/2	OSCCLK
0001	(OSCCLK * 1)/4	(OSCCLK * 1)/2	(OSCCLK * 1)/1
0010	(OSCCLK * 2)/4	(OSCCLK * 2)/2	(OSCCLK * 2)/1
0011	(OSCCLK * 3)/4	(OSCCLK * 3)/2	(OSCCLK * 3)/1
0100	(OSCCLK * 4)/4	(OSCCLK * 4)/2	(OSCCLK * 4)/1
0101	(OSCCLK * 5)/4	(OSCCLK * 5)/2	(OSCCLK * 5)/1
0110	(OSCCLK * 6)/4	(OSCCLK * 6)/2	(OSCCLK * 6)/1
0111	(OSCCLK * 7)/4	(OSCCLK * 7)/2	(OSCCLK * 7)/1
1000	(OSCCLK * 8)/4	(OSCCLK * 8)/2	(OSCCLK * 8)/1
1001	(OSCCLK * 9)/4	(OSCCLK * 9)/2	(OSCCLK * 9)/1
1010	(OSCCLK * 10)/4	(OSCCLK * 10)/2	(OSCCLK * 10)/1
1011	(OSCCLK * 11)/4	(OSCCLK * 11)/2	(OSCCLK * 11)/1
1100	(OSCCLK * 12)/4	(OSCCLK * 12)/2	(OSCCLK * 12)/1

(1) 默认情况下，将 PLLSTS[DIVSEL] 配置为 /4。（引导 ROM 将这个配置更改为 /1。）在写入 PLLCR 前，PLLSTS[DIVSEL] 必须为 0，而只有当 PLLSTS[PLLOCKS]=1 时才应被改变。

(2) PLL 控制寄存器 (PLLCR) 和 PLL 状态寄存器 (PLLSTS) 只能通过 XRS 信号或者一个看门狗复位被复位为其默认值。一个调试器发出的复位或者丢失时钟检测逻辑无效。

(3) 此寄存器受 EALLOW 保护。有关详细信息，请参阅 TMS320F2803x 实时微控制器技术参考手册中的“系统控制”一章。

表 7-16 CLKIN 分频选项

PLLSTS [DIVSEL]	CLKIN 分频
0	/4
1	/4
2	/2
3	/1

基于 PLL 的时钟模块提供四种运行模式：

INTOSC1（内部零引脚振荡器 1）：这是片上内部振荡器 1。此振荡器可为看门狗块、内核和 CPU 计时器 2 提供时钟。
内部零引脚振荡器 2 (INTOSC2)：这是片上内部振荡器 2。此振荡器可为看门狗块、内核和 CPU 计时器 2 提供时钟。INTOSC1 和 INTOSC2 都可被独立选择用于看门狗块、内核和 CPU 计时器 2。
晶体/谐振器运行：片上（晶体）振荡器允许使用连接到器件的外部晶体/谐振器来提供时基。晶体/谐振器连接至 X1/X2 引脚。一些器件也许没有 X1/X2 引脚。详细信息，请参阅表 5-1。
外部时钟源运行：如果未使用片上（晶体）振荡器，此模式允许对它进行旁路。此器件时钟从 XCLKIN 引脚上的外部时钟源输入生成。XCLKIN 与 GPIO19 或 GPIO38 引脚进行多路复用。可通过 XCLK 寄存器中的 XCLKINSEL 位，将 XCLKIN 输入选择为 GPIO19 或 GPIO38。CLKCTL[XCLKINOFF] 位禁用这个时钟输入（强制低电平）。如果时钟源未被使用或者各自的引脚被用作 GPIO，用户应该在启用时将其禁用。

在改变时钟源前，请确保目标时钟存在。如果时钟不存在，那么该时钟源必须在开关时钟前被禁用（使用 CLKCTL 寄存器）。

表 7-17 可能的 PLL 配置模式

PLL 模式	注释	PLLSTS[DIVSEL]	CLKIN 和 SYSCLKOUT
PLL 关闭	由在 PLLSTS 寄存器中设置 PLLOFF 位的用户调用。在此模式中，PLL 块被禁用。这对降低系统噪声和低功率操作非常有用。在进入此模式之前，必须先将 PLLCR 寄存器设置为 0x0000（PLL 旁路）。CPU 时钟 (CLKIN) 直接源自 X1/X2，X1 或者 XCLKIN 上的输入时钟。	0、1 2 3	OSCCLK/4 OSCCLK/2 OSCCLK/1
PLL 旁路	PLL 旁路是上电时或外部复位 (XRS) 后的默认 PLL 配置。当 PLLCR 寄存器设置为 0x0000 时或在 PLLCR 寄存器已经被修改之后 PLL 锁定至新频率时，选择此模式。在此模式中，PLL 进行旁路，但未关闭。	0、1 2 3	OSCCLK/4 OSCCLK/2 OSCCLK/1
PLL 启用	通过将非零值 n 写入 PLLCR 寄存器来实现。在写入 PLLCR 时，此器件将在 PLL 锁定之前切换至 PLL 旁路模式。	0、1 2 3	OSCCLK * n/4 OSCCLK * n/2 OSCCLK * n/1