ZHCS889Q June   2007  – August 2022 TMS320F28232 , TMS320F28232-Q1 , TMS320F28234 , TMS320F28234-Q1 , TMS320F28235 , TMS320F28235-Q1 , TMS320F28332 , TMS320F28333 , TMS320F28334 , TMS320F28335 , TMS320F28335-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
    1. 3.1 功能方框图
  4. 4 修订历史记录
  5. 5 器件比较
    1. 5.1 相关米6体育平台手机版_好二三四
  6. 6 终端配置和功能
    1. 6.1 引脚图
    2. 6.2 信号说明
  7. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级 - 汽车
    3. 7.3  ESD 等级 - 商用
    4. 7.4  建议运行条件
    5. 7.5  功耗摘要
      1. 7.5.1 SYSCLKOUT 150MHz 时 TMS320F28335/F28235 电源引脚的流耗
      2. 7.5.2 SYSCLKOUT 为 150MHz 时TMS320F28334/F28234 电源引脚的流耗
      3. 7.5.3 减少电流消耗
      4. 7.5.4 电流消耗图
    6. 7.6  电气特性
    7. 7.7  热阻特征
      1. 7.7.1 PGF 封装
      2. 7.7.2 PTP 封装
      3. 7.7.3 ZHH 封装
      4. 7.7.4 ZAY 封装
      5. 7.7.5 ZJZ 封装
    8. 7.8  散热设计注意事项
    9. 7.9  时序和开关特性
      1. 7.9.1 时序参数符号
        1. 7.9.1.1 定时参数的通用注释
        2. 7.9.1.2 测试负载电路
        3. 7.9.1.3 器件时钟表
          1. 7.9.1.3.1 计时和命名规则（150MHz 器件）
          2. 7.9.1.3.2 计时和命名规则（100MHz 器件）
      2. 7.9.2 电源时序
        1. 7.9.2.1 电源管理和监控电路解决方案
        2. 7.9.2.2 复位 (XRS) 序要求
      3. 7.9.3 时钟要求和特性
        1. 7.9.3.1 输入时钟频率
        2. 7.9.3.2 XCLKIN时序要求- PLL 被启用
        3. 7.9.3.3 XCLKIN时序要求- PLL 被禁用
        4. 7.9.3.4 XCLKOUT 开关特征（旁路或启用 PLL）
        5. 7.9.3.5 时序图
      4. 7.9.4 外设
        1. 7.9.4.1 通用输入/输出（GPIO）
          1. 7.9.4.1.1 GPIO - 输出时序
            1. 7.9.4.1.1.1 通用输出开关特性
          2. 7.9.4.1.2 GPIO - 输入时序
            1. 7.9.4.1.2.1 通用输入时序要求
          3. 7.9.4.1.3 输入信号的采样窗口宽度
          4. 7.9.4.1.4 低功耗模式唤醒时序
            1. 7.9.4.1.4.1 空闲模式时序要求
            2. 7.9.4.1.4.2 空闲模式开关特性
            3. 7.9.4.1.4.3 空闲模式时序图
            4. 7.9.4.1.4.4 待机模式时序要求
            5. 7.9.4.1.4.5 待机模式开关特征
            6. 7.9.4.1.4.6 待机模式时序要求
            7. 7.9.4.1.4.7 停机模式时序要求
            8. 7.9.4.1.4.8 HALT 模式开关特性
            9. 7.9.4.1.4.9 停机模式时序图
        2. 7.9.4.2 增强型控制外设
          1. 7.9.4.2.1 增强型脉宽调制器 (ePWM) 时序
            1. 7.9.4.2.1.1 ePWM 时序要求
            2. 7.9.4.2.1.2 ePWM 开关特征
          2. 7.9.4.2.2 跳变区输入时序
            1. 7.9.4.2.2.1 跳闸区域输入时序要求
          3. 7.9.4.2.3 高分辨率 PWM 时序
            1. 7.9.4.2.3.1 在 SYSCLKOUT=(60150-150300MHz) 时，高分辨率 PWM 特性
          4. 7.9.4.2.4 增强型捕捉 (eCAP) 时序
            1. 7.9.4.2.4.1 增强型捕捉 (eCAP) 时序要求
            2. 7.9.4.2.4.2 eCAP 开关特征
          5. 7.9.4.2.5 增强型正交编码器脉冲 (eQEP) 时序
            1. 7.9.4.2.5.1 增强型正交编码器脉冲 (eQEP) 时序要求
            2. 7.9.4.2.5.2 eQEP 开关特性
          6. 7.9.4.2.6 ADC 转换开始时序
            1. 7.9.4.2.6.1 外部 ADC 转换开始开关特性
            2. 7.9.4.2.6.2 ADCSOCAO 或者 ADCSOCBO 时序
        3. 7.9.4.3 外部中断时序
          1. 7.9.4.3.1 外部中断时序要求
          2. 7.9.4.3.2 外部中断开关特征
          3. 7.9.4.3.3 外部中断时序要求
        4. 7.9.4.4 I2C 电气特性和时序
          1. 7.9.4.4.1 I2C 时序
        5. 7.9.4.5 串行外设接口 (SPI) 模块
          1. 7.9.4.5.1 主模式时序
            1. 7.9.4.5.1.1 SPI 主模式外部时序（时钟相位 = 0）
            2. 7.9.4.5.1.2 SPI 主模式外部时序（时钟相位 = 1）
          2. 7.9.4.5.2 从模式时序
            1. 7.9.4.5.2.1 SPI 从模式外部时序（时钟相位 = 0）
            2. 7.9.4.5.2.2 SPI 从模式外部时序（时钟相位 = 1）
        6. 7.9.4.6 多通道缓冲串行端口 (McBSP) 模块
          1. 7.9.4.6.1 McBSP 传输和接收时序
            1. 7.9.4.6.1.1 McBSP 时序要求
            2. 7.9.4.6.1.2 McBSP 开关特征
          2. 7.9.4.6.2 McBSP 作为 SPI 主器件或从器件时序
            1. 7.9.4.6.2.1 McBSP 作为 SPI 主器件或从器件时的时序要求（CLKSTP=10b，CLKXP=0）
            2. 7.9.4.6.2.2 McBSP 作为 SPI 主控或者受控开关特性 (CLKSTP=10b，CLKXP=0)
            3. 7.9.4.6.2.3 McBSP 作为 SPI 主器件或从器件时的时序要求（CLKSTP=11b，CLKXP=0）
            4. 7.9.4.6.2.4 McBSP 作为 SPI 主控或者受控开关特性 (CLKSTP= 11b，CLKXP= 0)
            5. 7.9.4.6.2.5 McBSP 作为 SPI 主器件或从器件时的时序要求（CLKSTP= 10b，CLKXP= 1）
            6. 7.9.4.6.2.6 McBSP 作为 SPI 主控或者受控开关特性 (CLKSTP= 10b，CLKXP= 1)
            7. 7.9.4.6.2.7 McBSP 作为 SPI 主器件或从器件时的时序要求（CLKSTP= 11b，CLKXP= 1）
            8. 7.9.4.6.2.8 McBSP 作为 SPI 主器件或从器件开关特性（CLKSTP= 11b，CLKXP= 1）
      5. 7.9.5 无信号缓冲情况下 MCU 与 JTAG 调试探针的连接
      6. 7.9.6 外部接口 (XINTF) 时序
        1. 7.9.6.1 USEREADY = 0
        2. 7.9.6.2 同步模式 (USEREADY=1，READYMODE=0)
        3. 7.9.6.3 异步模式 (USEREADY=1，READYMODE=1)
        4. 7.9.6.4 XINTF 信号与 XCLKOUT 一致
        5. 7.9.6.5 外部接口读取时序
          1. 7.9.6.5.1 外部存储器接口读取时序要求
          2. 7.9.6.5.2 外部内存接口读取开关特性
        6. 7.9.6.6 外部接口写入时序
          1. 7.9.6.6.1 外部存储器接口写入开关特性
        7. 7.9.6.7 带有一个外部等待状态的外部接口读取准备就绪时序
          1. 7.9.6.7.1 外部接口读取开关特性（读取准备就绪，1 个等待状态）
          2. 7.9.6.7.2 外部接口读取时序要求（读取准备就绪，1 个等待状态）
          3. 7.9.6.7.3 同步 XREADY 时序要求（读取准备就绪，1 个等待状态）
          4. 7.9.6.7.4 异步 XREADY 时序要求（读取准备就绪，1 个等待状态）
        8. 7.9.6.8 带有一个外部等待状态的外部接口写入准备就绪时序
          1. 7.9.6.8.1 外部接口写入开关特性（写入准备就绪，1 个等待状态）
          2. 7.9.6.8.2 同步 XREADY 时序要求（写入准备就绪，1 个等待状态）
          3. 7.9.6.8.3 异步 XREADY 时序要求（写入准备就绪，1 个等待状态）
        9. 7.9.6.9 XHOLD 和 XHOLDA 时序
          1. 7.9.6.9.1 XHOLD/ XHOLDA 时序要求 (XCLKOUT = XTIMCLK)
          2. 7.9.6.9.2 XHOLD/XHOLDA时序要求 (XCLKOUT = 1/2 XTIMCLK)
      7. 7.9.7 闪存定时
        1. 7.9.7.1 A 和 S 温度材料的闪存耐久性
        2. 7.9.7.2 Q 温度材料的闪存耐久性
        3. 7.9.7.3 150MHz SYSCLKOUT 上的闪存参数：
        4. 7.9.7.4 闪存 / OTP 访问时序
        5. 7.9.7.5 闪存数据保持持续时间
    10. 7.10 片载模数转换器
      1. 7.10.1 ADC 电气特性（在推荐的工作条件下测得）
      2. 7.10.2 ADC 加电控制位时序
        1. 7.10.2.1 ADC 加电延迟
        2. 7.10.2.2 不同 ADC 配置的典型电流消耗（在 25MHz ADCCLK 条件下）
      3. 7.10.3 定义
      4. 7.10.4 顺序采样模式（单通道） (SMODE = 0)
        1. 7.10.4.1 顺序采样模式时序
      5. 7.10.5 同步采样模式（双通道）(SMODE=1)
        1. 7.10.5.1 同步采样模式时序
      6. 7.10.6 详细说明
    11. 7.11 F2833x 器件和 F2823x 器件之间的迁移
  8. 8 详细说明
    1. 8.1 简要说明
      1. 8.1.1  C28x CPU
      2. 8.1.2  内存总线（哈弗总线架构）
      3. 8.1.3  外设总线
      4. 8.1.4  实时 JTAG 和分析
      5. 8.1.5  外部接口(XINTF)
      6. 8.1.6  闪存
      7. 8.1.7  M0，M1 SARAM
      8. 8.1.8  L0, L1, L2, L3, L4, L5, L6, L7, H0, H1, H2, H3, H4, H5SARAM
      9. 8.1.9  引导 ROM
        1. 8.1.9.1 引导加载器使用的外设引脚
      10. 8.1.10 安全性
      11. 8.1.11 外设中断扩展 (PIE) 块
      12. 8.1.12 外部中断 (XINT1-XINT7，XNMI)
      13. 8.1.13 振荡器和锁相环 (PLL)
      14. 8.1.14 看门狗
      15. 8.1.15 外设时钟
      16. 8.1.16 低功耗模式
      17. 8.1.17 外设帧 0，1，2，3 (PFn)
      18. 8.1.18 通用输入/输出 (GPIO) 复用器
      19. 8.1.19 32 位 CPU 计时器 (0，1，2)
      20. 8.1.20 控制外设
      21. 8.1.21 串行端口外设
    2. 8.2 外设
      1. 8.2.1  DMA 概述
      2. 8.2.2  32 位 CPU 计时器 0，CPU 计时器 1，CPU 计时器 2
      3. 8.2.3  增强型 PWM 模块
      4. 8.2.4  高分辨率 PWM (HRPWM)
      5. 8.2.5  增强型 CAP 模块
      6. 8.2.6  增强型 QEP 模块
      7. 8.2.7  模数转换器 (ADC) 模块
        1. 8.2.7.1 如果 ADC 未被使用，ADC 连接
        2. 8.2.7.2 ADC 寄存器
        3. 8.2.7.3 ADC 校准
      8. 8.2.8  多通道缓冲串行端口 (McBSP) 模块
      9. 8.2.9  增强型控制器局域网 (eCAN) 模块（eCAN-A 和 eCAN-B）
      10. 8.2.10 串行通信接口 (SCI) 模块 (SCI-A，SCI-B，SCI-C)
      11. 8.2.11 串行外设接口 (SPI) 模块（SPI-A）
      12. 8.2.12 内部集成电路 (I2C)
      13. 8.2.13 GPIO MUX
      14. 8.2.14 外部接口 (XINTF)
    3. 8.3 内存映射
    4. 8.4 寄存器映射
      1. 8.4.1 器件仿真寄存器
    5. 8.5 中断
      1. 8.5.1 外部中断
    6. 8.6 系统控制
      1. 8.6.1 OSC 和 PLL 块
        1. 8.6.1.1 外部基准振荡器时钟选项
        2. 8.6.1.2 基于 PLL 的时钟模块
        3. 8.6.1.3 输入时钟损失
      2. 8.6.2 看门狗块
    7. 8.7 低功率模式块
  9. 9 应用、实现和布局
    1. 9.1 TI 参考设计
  10. 10器件和文档支持
    1. 10.1 入门和后续步骤
    2. 10.2 器件和开发支持工具命名规则
    3. 10.3 工具与软件
    4. 10.4 文档支持
    5. 10.5 支持资源
    6. 10.6 商标
    7. 10.7 Electrostatic Discharge Caution
    8. 10.8 术语表
  11. 11机械、封装和可订购信息
    1. 11.1 封装重新设计详情
    2. 11.2 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ZJZ|176
  • PTP|176
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.9.6.4 XINTF 信号与 XCLKOUT 一致

对于每个 XINTF 访问，前置、有效、后置周期的数量基于内部时钟 XTIMCLK。XRD、XWE0、XWE1 等选通信号和区域芯片选择 ( XZCS) 的状态变化与 XTIMCLK 的上升沿相关。外部时钟，XCLKOUT，可被配置成等于 XTIMCLK 周期或者为 XTIMCLK 周期的一半。

对于 XCLKOUT=XTIMCLK 的情况，所有 XINTF 选通时钟将相对于 XCLKOUT 的上升边沿改变状态。对于 XCLKOUT 为 XTIMCLK 一半的情况，一些选通信号将在 XCLKOUT 的上升沿或 XCLKOUT 的下降沿上改变状态。在 XINTF 时序表中，符号 XCOHL 被用于表示相对于任一种情况的参数；XCLKOUT 上升边沿（高电平）或者 XCLKOUT 下降边沿（低电平）。如果参数一直相对于 XCLKOUT 的上升边沿的话，符号 XCOH 被使用。

对于 XCLKOUT=XTIMCLK 一半的情况，基于从访问开始到信号变化发生点的 XTIMCLK 周期的数量，与变化对齐的 XCLKOUT 边沿可被确定。如果这个 XTIMCLK 周期的数量为偶数，对齐将相对于 XCLKOUT 的上升边沿。如果这个 XTIMCLK 周期的数量为奇数，那么信号将相对于 XCLKOUT 的下降边沿发生变化。示例包括如下：

  • 在一个访问开始时发生变化的选通脉冲一直与 XCLKOUT 的上升边沿对齐。这是因为所有 XINTF 方位相对于 XCLKOUT 的上升边沿开始。
    示例： XZCSL 区域选低电平
    XRNWL XR/ W 低电平有效
  • 如果用于访问的建立 XTIMCLK 周期为偶数，在一个有效周期开始时发生变化的选通脉冲将与 XCLKOUT 的上升边沿对齐。如果建立 XTIMCLK 周期的数量为偶数，那么对齐将相对于 XCLKOUT 的下降边沿。
    示例： XRDL XRD低电平有效
    XWEL XWE1或XWE0低电平有效
  • 如果用于访问的建立和有效 XTIMCLK 周期总数（包括硬件等待状态）为偶数，在一个跟踪周期开始时发生变化的选通信号将与 XCLKOUT 的上升沿对齐。如果建立和有效 XTIMCLK 周期的数量（包括硬件等待状态）为奇数，那么将与 XCLKOUT 的下降沿对齐。
    示例： XRDH XRD高电平无效
    XWEH XWE1或XWE0高电平无效
  • 如果建立和有效加上跟踪 XTIMCLK 周期总数（包括硬件等待状态）为偶数，在一个访问末尾发生变化的选通信号将与 XCLKOUT 的上升沿对齐。如果建立和有效加上跟踪 XTIMCLK 周期的数量（包括硬件等待状态）为奇数，那么将与 XCLKOUT 的下降沿对齐。
    示例： XZCSH 区片选高电平无效
    XRNWH XR/ W 高电平无效

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