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ZHCS889Q June 2007 – August 2022 TMS320F28232 , TMS320F28232-Q1 , TMS320F28234 , TMS320F28234-Q1 , TMS320F28235 , TMS320F28235-Q1 , TMS320F28332 , TMS320F28333 , TMS320F28334 , TMS320F28335 , TMS320F28335-Q1

PRODUCTION DATA

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)

ZJZ|176
PTP|176

散热焊盘机械数据 (封装 | 引脚)

PTP|176
- PPTD140B

订购信息

7.9.4.6.1.1 McBSP 时序要求

编号				最小值	最大值	单位
		McBSP 模块时钟（CLKG、CLKX、CLKR）范围⁽¹⁾		1		kHz
		McBSP 模块时钟（CLKG、CLKX、CLKR）范围⁽¹⁾			25 ⁽³⁾	MHz
		McBSP 模块周期时间（CLKG、CLKX、CLKR）范围⁽¹⁾		40		ns
		McBSP 模块周期时间（CLKG、CLKX、CLKR）范围⁽¹⁾			1	ms
M11	t_c(CKRX)	周期时间，CLKR/X⁽¹⁾	CLKR/X 外部	2P⁽²⁾		ns
M12	t_w(CKRX)	脉冲持续时间，CLKR/X 高电平或者 CLKR/X 低电平⁽¹⁾	CLKR/X 外部	P – 7		ns
M13	t_r(CKRX)	上升时间，CLKR/X⁽¹⁾	CLKR/X 外部		7	ns
M14	t_f(CKRX)	下降时间，CLKR/X⁽¹⁾	CLKR/X 外部		7	ns
M15	t_su(FRH-CKRL)	建立时间，CLKR 低电平之前外部 FSR 高电平的时间⁽¹⁾	CLKR 内部	18		ns
M15	t_su(FRH-CKRL)	建立时间，CLKR 低电平之前外部 FSR 高电平的时间⁽¹⁾	CLKR 外部	2		ns
M16	t_h(CKRL-FRH)	保持时间，CLKR 低电平之后外部 FSR 高电平的时间⁽¹⁾	CLKR 内部	0		ns
M16	t_h(CKRL-FRH)	保持时间，CLKR 低电平之后外部 FSR 高电平的时间⁽¹⁾	CLKR 外部	6		ns
M17	t_su(DRV-CKRL)	建立时间，CLKR 低电平之前 DR 有效的时间⁽¹⁾	CLKR 内部	18		ns
M17	t_su(DRV-CKRL)	建立时间，CLKR 低电平之前 DR 有效的时间⁽¹⁾	CLKR 外部	2		ns
M18	t_h(CKRL-DRV)	在 CLKR 低电平之后，DR 有效的保持时间⁽¹⁾	CLKR 内部	0		ns
M18	t_h(CKRL-DRV)	在 CLKR 低电平之后，DR 有效的保持时间⁽¹⁾	CLKR 外部	6		ns
M19	t_su(FXH-CKXL)	在 CLKX 低电平之前，外部 FSX 为高电平的建立时间⁽¹⁾	CLKX 内部	18		ns
M19	t_su(FXH-CKXL)	在 CLKX 低电平之前，外部 FSX 为高电平的建立时间⁽¹⁾	CLKX 外部	2		ns
M20	t_h(CKXL-FXH)	在 CLKX 低电平之后，外部 FSX 为高电平的保持时间⁽¹⁾	CLKX 内部	0		ns
M20	t_h(CKXL-FXH)	在 CLKX 低电平之后，外部 FSX 为高电平的保持时间⁽¹⁾	CLKX 外部	6		ns

(1) 极性位 CLKRP=CLKXP=FSRP=FSXP=0。如果任一信号的极性被反转，那么该信号的时序基准也被反转。

(2) 2P=1/CLKG，单位为 ns。CLKG 是采样率发生器复用器的输出。CLKG =

CLKSRG 可由 LSPCLK，CLKX，CLKR 供源。CLKSRG≤(SYSCLKOUT/2).McBSP 的性能受到 I/O 缓冲器开关速度的限制。

(3) 必须调节内部时钟预分频器，使得 McBSP 时钟（CLKG、CLKX、CLKR）速度不大于 I/O 缓冲器速度限值 (25MHz)。