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ZHCS889Q June 2007 – August 2022 TMS320F28232 , TMS320F28232-Q1 , TMS320F28234 , TMS320F28234-Q1 , TMS320F28235 , TMS320F28235-Q1 , TMS320F28332 , TMS320F28333 , TMS320F28334 , TMS320F28335 , TMS320F28335-Q1

PRODUCTION DATA

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)

PGF|176
PTP|176

散热焊盘机械数据 (封装 | 引脚)

PTP|176
- PPTD140B

订购信息

8.6.1.2 基于 PLL 的时钟模块

此器件具有一个基于 PLL 的片上时钟模块。这个模块为器件提供所有需要的时钟信号，以及对低功耗模式进入的控制。PLL 通过一个 4 位比率控制 PLLCR[DIV] 来选择不同的 CPU 时钟速率。在写入 PLLCR 寄存器之前，看门狗模块应被禁用。在 PLL 模式稳定后，它可被重新启用（如果需要的话），重新启用的时间为 131072 个 OSCCLK 周期。输入时钟和 PLLCR[DIV] 位应该在 PLL (VCOCLK) 的输出频率不超过 300MHz 时候选择。

表 8-36 PLL 设置

PLLCR[DIV] 值⁽²⁾ ⁽³⁾	PLLSTS[DIVSEL]=0 或 1⁽¹⁾	SYSCLKOUT (CLKIN)
PLLCR[DIV] 值⁽²⁾ ⁽³⁾	PLLSTS[DIVSEL]=0 或 1⁽¹⁾	PLLSTS[DIVSEL] = 2⁽¹⁾	PLLSTS[DIVSEL] = 3⁽¹⁾⁽⁴⁾
0000（PLL 旁路）	OSCCLK/4（缺省）	OSCCLK/2	OSCCLK
0001	(OSCCLK * 1)/4	(OSCCLK * 1)/2	–
0010	(OSCCLK * 2)/4	(OSCCLK * 2)/2	–
0011	(OSCCLK * 3)/4	(OSCCLK * 3)/2	–
0100	(OSCCLK * 4)/4	(OSCCLK * 4)/2	–
0101	(OSCCLK * 5)/4	(OSCCLK * 5)/2	–
0110	(OSCCLK * 6)/4	(OSCCLK * 6)/2	–
0111	(OSCCLK * 7)/4	(OSCCLK * 7)/2	–
1000	(OSCCLK * 8)/4	(OSCCLK * 8)/2	–
1001	(OSCCLK * 9)/4	(OSCCLK * 9)/2	–
1010	(OSCCLK * 10)/4	(OSCCLK * 10)/2	–
1011-1111	保留	保留	保留

(1) 默认情况下，将 PLLSTS[DIVSEL] 配置为 /4。（引导 ROM 将这个配置更改为 /2。）在写入 PLLCR 前，PLLSTS[DIVSEL] 必须为 0，而只有当 PLLSTS[PLLLOCKS]=1 时才应被改变。

(2) PLL 控制寄存器 (PLLCR) 和 PLL 状态寄存器 (PLLSTS) 只能通过XRS信号或者一个看门狗复位被复位至它们的缺省值。调试器或缺少时钟检测逻辑发出的复位信号无效。

(3) 此寄存器受 EALLOW 保护。更多信息，请参阅 TMS320x2833x、TMS320x2823x 实时微控制器技术参考手册 中的“系统控制和中断”一章。

(4) 在 PLL 输出上的分频器是必须的以确保馈入内核的时钟的正确占空比。出于这个原因，当 PLL 处于激活状态时，DIVSEL 值不许为 3。

表 8-37 CLKIN 分频选项

PLLSTS [DIVSEL]	CLKIN 分频
0	/4
1	/4
2	/2
3	/1⁽¹⁾

(1) 当 PLL 被绕过或关闭时，才能使用这个模式。

基于 PLL 的时钟模块提供两种操作模式：

晶振操作-这个模式允许使用一个外部晶振/谐振器来提供到器件的时基。
外部时钟源操作-这个模式允许内部振荡器被旁通。此器件时钟由一个 X1 或者 XCLKIN 引脚上的外部时钟源输入生成。

表 8-38 可能的 PLL 配置模式

PLL 模式	注释	PLLSTS[DIVSEL]	CLKIN 和 SYSCLKOUT
PLL 关闭	由在 PLLSTS 寄存器中设置 PLLOFF 位的用户调用。在此模式中，PLL 块被禁用。这对降低系统噪声和低功率操作非常有用。在进入此模式之前，必须先将 PLLCR 寄存器设置为 0x0000（PLL 旁路）。CPU 时钟 (CLKIN) 直接源自 X1/X2，X1 或者 XCLKIN 上的输入时钟。	0, 1 2 3	OSCCLK/4 OSCCLK/2 OSCCLK/1
PLL 旁路	PLL 旁路是上电时或外部复位 (XRS) 后的默认 PLL 配置。当 PLLCR 寄存器设置为 0x0000 时或在修改 PLLCR 寄存器已经被修改之后 PLL 锁定至新频率时，选择此模式。在此模式中，PLL 本身被旁路，但未关闭。	0, 1 2 3	OSCCLK/4 OSCCLK/2 OSCCLK/1
PLL 启用	通过将非零值 n 写入 PLLCR 寄存器来实现。在写入 PLLCR 时，此器件将在 PLL 锁定之前切换至 PLL 旁路模式。	0, 1 2	OSCCLKn/4 OSCCLKn/2