ZHCS889Q June   2007  – August 2022 TMS320F28232 , TMS320F28232-Q1 , TMS320F28234 , TMS320F28234-Q1 , TMS320F28235 , TMS320F28235-Q1 , TMS320F28332 , TMS320F28333 , TMS320F28334 , TMS320F28335 , TMS320F28335-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
    1. 3.1 功能方框图
  4. 4 修订历史记录
  5. 5 器件比较
    1. 5.1 相关米6体育平台手机版_好二三四
  6. 6 终端配置和功能
    1. 6.1 引脚图
    2. 6.2 信号说明
  7. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级 - 汽车
    3. 7.3  ESD 等级 - 商用
    4. 7.4  建议运行条件
    5. 7.5  功耗摘要
      1. 7.5.1 SYSCLKOUT 150MHz 时 TMS320F28335/F28235 电源引脚的流耗
      2. 7.5.2 SYSCLKOUT 为 150MHz 时TMS320F28334/F28234 电源引脚的流耗
      3. 7.5.3 减少电流消耗
      4. 7.5.4 电流消耗图
    6. 7.6  电气特性
    7. 7.7  热阻特征
      1. 7.7.1 PGF 封装
      2. 7.7.2 PTP 封装
      3. 7.7.3 ZHH 封装
      4. 7.7.4 ZAY 封装
      5. 7.7.5 ZJZ 封装
    8. 7.8  散热设计注意事项
    9. 7.9  时序和开关特性
      1. 7.9.1 时序参数符号
        1. 7.9.1.1 定时参数的通用注释
        2. 7.9.1.2 测试负载电路
        3. 7.9.1.3 器件时钟表
          1. 7.9.1.3.1 计时和命名规则（150MHz 器件）
          2. 7.9.1.3.2 计时和命名规则（100MHz 器件）
      2. 7.9.2 电源时序
        1. 7.9.2.1 电源管理和监控电路解决方案
        2. 7.9.2.2 复位 (XRS) 序要求
      3. 7.9.3 时钟要求和特性
        1. 7.9.3.1 输入时钟频率
        2. 7.9.3.2 XCLKIN时序要求- PLL 被启用
        3. 7.9.3.3 XCLKIN时序要求- PLL 被禁用
        4. 7.9.3.4 XCLKOUT 开关特征（旁路或启用 PLL）
        5. 7.9.3.5 时序图
      4. 7.9.4 外设
        1. 7.9.4.1 通用输入/输出（GPIO）
          1. 7.9.4.1.1 GPIO - 输出时序
            1. 7.9.4.1.1.1 通用输出开关特性
          2. 7.9.4.1.2 GPIO - 输入时序
            1. 7.9.4.1.2.1 通用输入时序要求
          3. 7.9.4.1.3 输入信号的采样窗口宽度
          4. 7.9.4.1.4 低功耗模式唤醒时序
            1. 7.9.4.1.4.1 空闲模式时序要求
            2. 7.9.4.1.4.2 空闲模式开关特性
            3. 7.9.4.1.4.3 空闲模式时序图
            4. 7.9.4.1.4.4 待机模式时序要求
            5. 7.9.4.1.4.5 待机模式开关特征
            6. 7.9.4.1.4.6 待机模式时序要求
            7. 7.9.4.1.4.7 停机模式时序要求
            8. 7.9.4.1.4.8 HALT 模式开关特性
            9. 7.9.4.1.4.9 停机模式时序图
        2. 7.9.4.2 增强型控制外设
          1. 7.9.4.2.1 增强型脉宽调制器 (ePWM) 时序
            1. 7.9.4.2.1.1 ePWM 时序要求
            2. 7.9.4.2.1.2 ePWM 开关特征
          2. 7.9.4.2.2 跳变区输入时序
            1. 7.9.4.2.2.1 跳闸区域输入时序要求
          3. 7.9.4.2.3 高分辨率 PWM 时序
            1. 7.9.4.2.3.1 在 SYSCLKOUT=(60150-150300MHz) 时，高分辨率 PWM 特性
          4. 7.9.4.2.4 增强型捕捉 (eCAP) 时序
            1. 7.9.4.2.4.1 增强型捕捉 (eCAP) 时序要求
            2. 7.9.4.2.4.2 eCAP 开关特征
          5. 7.9.4.2.5 增强型正交编码器脉冲 (eQEP) 时序
            1. 7.9.4.2.5.1 增强型正交编码器脉冲 (eQEP) 时序要求
            2. 7.9.4.2.5.2 eQEP 开关特性
          6. 7.9.4.2.6 ADC 转换开始时序
            1. 7.9.4.2.6.1 外部 ADC 转换开始开关特性
            2. 7.9.4.2.6.2 ADCSOCAO 或者 ADCSOCBO 时序
        3. 7.9.4.3 外部中断时序
          1. 7.9.4.3.1 外部中断时序要求
          2. 7.9.4.3.2 外部中断开关特征
          3. 7.9.4.3.3 外部中断时序要求
        4. 7.9.4.4 I2C 电气特性和时序
          1. 7.9.4.4.1 I2C 时序
        5. 7.9.4.5 串行外设接口 (SPI) 模块
          1. 7.9.4.5.1 主模式时序
            1. 7.9.4.5.1.1 SPI 主模式外部时序（时钟相位 = 0）
            2. 7.9.4.5.1.2 SPI 主模式外部时序（时钟相位 = 1）
          2. 7.9.4.5.2 从模式时序
            1. 7.9.4.5.2.1 SPI 从模式外部时序（时钟相位 = 0）
            2. 7.9.4.5.2.2 SPI 从模式外部时序（时钟相位 = 1）
        6. 7.9.4.6 多通道缓冲串行端口 (McBSP) 模块
          1. 7.9.4.6.1 McBSP 传输和接收时序
            1. 7.9.4.6.1.1 McBSP 时序要求
            2. 7.9.4.6.1.2 McBSP 开关特征
          2. 7.9.4.6.2 McBSP 作为 SPI 主器件或从器件时序
            1. 7.9.4.6.2.1 McBSP 作为 SPI 主器件或从器件时的时序要求（CLKSTP=10b，CLKXP=0）
            2. 7.9.4.6.2.2 McBSP 作为 SPI 主控或者受控开关特性 (CLKSTP=10b，CLKXP=0)
            3. 7.9.4.6.2.3 McBSP 作为 SPI 主器件或从器件时的时序要求（CLKSTP=11b，CLKXP=0）
            4. 7.9.4.6.2.4 McBSP 作为 SPI 主控或者受控开关特性 (CLKSTP= 11b，CLKXP= 0)
            5. 7.9.4.6.2.5 McBSP 作为 SPI 主器件或从器件时的时序要求（CLKSTP= 10b，CLKXP= 1）
            6. 7.9.4.6.2.6 McBSP 作为 SPI 主控或者受控开关特性 (CLKSTP= 10b，CLKXP= 1)
            7. 7.9.4.6.2.7 McBSP 作为 SPI 主器件或从器件时的时序要求（CLKSTP= 11b，CLKXP= 1）
            8. 7.9.4.6.2.8 McBSP 作为 SPI 主器件或从器件开关特性（CLKSTP= 11b，CLKXP= 1）
      5. 7.9.5 无信号缓冲情况下 MCU 与 JTAG 调试探针的连接
      6. 7.9.6 外部接口 (XINTF) 时序
        1. 7.9.6.1 USEREADY = 0
        2. 7.9.6.2 同步模式 (USEREADY=1，READYMODE=0)
        3. 7.9.6.3 异步模式 (USEREADY=1，READYMODE=1)
        4. 7.9.6.4 XINTF 信号与 XCLKOUT 一致
        5. 7.9.6.5 外部接口读取时序
          1. 7.9.6.5.1 外部存储器接口读取时序要求
          2. 7.9.6.5.2 外部内存接口读取开关特性
        6. 7.9.6.6 外部接口写入时序
          1. 7.9.6.6.1 外部存储器接口写入开关特性
        7. 7.9.6.7 带有一个外部等待状态的外部接口读取准备就绪时序
          1. 7.9.6.7.1 外部接口读取开关特性（读取准备就绪，1 个等待状态）
          2. 7.9.6.7.2 外部接口读取时序要求（读取准备就绪，1 个等待状态）
          3. 7.9.6.7.3 同步 XREADY 时序要求（读取准备就绪，1 个等待状态）
          4. 7.9.6.7.4 异步 XREADY 时序要求（读取准备就绪，1 个等待状态）
        8. 7.9.6.8 带有一个外部等待状态的外部接口写入准备就绪时序
          1. 7.9.6.8.1 外部接口写入开关特性（写入准备就绪，1 个等待状态）
          2. 7.9.6.8.2 同步 XREADY 时序要求（写入准备就绪，1 个等待状态）
          3. 7.9.6.8.3 异步 XREADY 时序要求（写入准备就绪，1 个等待状态）
        9. 7.9.6.9 XHOLD 和 XHOLDA 时序
          1. 7.9.6.9.1 XHOLD/ XHOLDA 时序要求 (XCLKOUT = XTIMCLK)
          2. 7.9.6.9.2 XHOLD/XHOLDA时序要求 (XCLKOUT = 1/2 XTIMCLK)
      7. 7.9.7 闪存定时
        1. 7.9.7.1 A 和 S 温度材料的闪存耐久性
        2. 7.9.7.2 Q 温度材料的闪存耐久性
        3. 7.9.7.3 150MHz SYSCLKOUT 上的闪存参数：
        4. 7.9.7.4 闪存 / OTP 访问时序
        5. 7.9.7.5 闪存数据保持持续时间
    10. 7.10 片载模数转换器
      1. 7.10.1 ADC 电气特性（在推荐的工作条件下测得）
      2. 7.10.2 ADC 加电控制位时序
        1. 7.10.2.1 ADC 加电延迟
        2. 7.10.2.2 不同 ADC 配置的典型电流消耗（在 25MHz ADCCLK 条件下）
      3. 7.10.3 定义
      4. 7.10.4 顺序采样模式（单通道） (SMODE = 0)
        1. 7.10.4.1 顺序采样模式时序
      5. 7.10.5 同步采样模式（双通道）(SMODE=1)
        1. 7.10.5.1 同步采样模式时序
      6. 7.10.6 详细说明
    11. 7.11 F2833x 器件和 F2823x 器件之间的迁移
  8. 8 详细说明
    1. 8.1 简要说明
      1. 8.1.1  C28x CPU
      2. 8.1.2  内存总线（哈弗总线架构）
      3. 8.1.3  外设总线
      4. 8.1.4  实时 JTAG 和分析
      5. 8.1.5  外部接口(XINTF)
      6. 8.1.6  闪存
      7. 8.1.7  M0，M1 SARAM
      8. 8.1.8  L0, L1, L2, L3, L4, L5, L6, L7, H0, H1, H2, H3, H4, H5SARAM
      9. 8.1.9  引导 ROM
        1. 8.1.9.1 引导加载器使用的外设引脚
      10. 8.1.10 安全性
      11. 8.1.11 外设中断扩展 (PIE) 块
      12. 8.1.12 外部中断 (XINT1-XINT7，XNMI)
      13. 8.1.13 振荡器和锁相环 (PLL)
      14. 8.1.14 看门狗
      15. 8.1.15 外设时钟
      16. 8.1.16 低功耗模式
      17. 8.1.17 外设帧 0，1，2，3 (PFn)
      18. 8.1.18 通用输入/输出 (GPIO) 复用器
      19. 8.1.19 32 位 CPU 计时器 (0，1，2)
      20. 8.1.20 控制外设
      21. 8.1.21 串行端口外设
    2. 8.2 外设
      1. 8.2.1  DMA 概述
      2. 8.2.2  32 位 CPU 计时器 0，CPU 计时器 1，CPU 计时器 2
      3. 8.2.3  增强型 PWM 模块
      4. 8.2.4  高分辨率 PWM (HRPWM)
      5. 8.2.5  增强型 CAP 模块
      6. 8.2.6  增强型 QEP 模块
      7. 8.2.7  模数转换器 (ADC) 模块
        1. 8.2.7.1 如果 ADC 未被使用，ADC 连接
        2. 8.2.7.2 ADC 寄存器
        3. 8.2.7.3 ADC 校准
      8. 8.2.8  多通道缓冲串行端口 (McBSP) 模块
      9. 8.2.9  增强型控制器局域网 (eCAN) 模块（eCAN-A 和 eCAN-B）
      10. 8.2.10 串行通信接口 (SCI) 模块 (SCI-A，SCI-B，SCI-C)
      11. 8.2.11 串行外设接口 (SPI) 模块（SPI-A）
      12. 8.2.12 内部集成电路 (I2C)
      13. 8.2.13 GPIO MUX
      14. 8.2.14 外部接口 (XINTF)
    3. 8.3 内存映射
    4. 8.4 寄存器映射
      1. 8.4.1 器件仿真寄存器
    5. 8.5 中断
      1. 8.5.1 外部中断
    6. 8.6 系统控制
      1. 8.6.1 OSC 和 PLL 块
        1. 8.6.1.1 外部基准振荡器时钟选项
        2. 8.6.1.2 基于 PLL 的时钟模块
        3. 8.6.1.3 输入时钟损失
      2. 8.6.2 看门狗块
    7. 8.7 低功率模式块
  9. 9 应用、实现和布局
    1. 9.1 TI 参考设计
  10. 10器件和文档支持
    1. 10.1 入门和后续步骤
    2. 10.2 器件和开发支持工具命名规则
    3. 10.3 工具与软件
    4. 10.4 文档支持
    5. 10.5 支持资源
    6. 10.6 商标
    7. 10.7 Electrostatic Discharge Caution
    8. 10.8 术语表
  11. 11机械、封装和可订购信息
    1. 11.1 封装重新设计详情
    2. 11.2 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ZJZ|176
  • ZAY|179
  • PGF|176
  • PTP|176
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.3 内存映射

在图 8-23 到图 8-25 中，以下规则适用：

  • 内存块不可扩展。
  • 外设帧 0，外设帧 1，外设帧 2，和外设帧 3 内存映射只限于数据内存。一个用户程序不能访问这些处于程序空间内的内存映射。
  • 受保护 意味着“写后读操作”的顺序被保存，而不是保存流水线顺序。更多详细信息，请参阅 TMS320x2833x、TMS320x2823x 实时微控制器技术参考手册 中的“系统控制和中断”一章。
  • 特定内存区域受 EALLOW 保护以防止配置之后的假写入。
  • 位置 0x380080-0x38008F 包含 ADC 校准程序。它不由用户编程。
  • 如果 eCAN 模块未在应用中使用，提供的 RAM（LAM、MOTS、MOTO 和邮箱 RAM）可用作通用 RAM。为实现这一功能，CAN 模块时钟应被启用。

GUID-64B2AE89-0347-4B42-8C15-8CBFF1535EA9-low.gif图 8-23 F28335、F28333、F28235 内存映射
GUID-DC25AD73-03EE-4B10-A423-4B38096BE05F-low.gif图 8-24 F28334，F28234 内存映射
GUID-C975D549-64D2-4A19-B4E9-F4E91CBEDE8D-low.gif图 8-25 F28332，F28232 内存映射
表 8-22 F28335、F28333、F28235 中的闪存扇区地址
地址范围程序和数据空间
0x30 0000-0x30 7FFF扇区 H (32K x 16)
0x30 8000-0x30 FFFF扇区 G (32K x 16)
0x31 0000-0x31 7FFF扇区 F (32K x 16)
0x31 8000-0x31 FFFF扇区 E (32K x 16)
0x32 0000-0x32 7FFF扇区 D (32K x 16)
0x32 8000-0x32 FFFF扇区 C (32K x 16)
0x33 0000-0x33 7FFF扇区 B (32K x 16)
0x33 8000-0x33 FF7F扇区 A (32K x 16)
0x33 FF80-0x33 FFF5当使用代码安全模块时，
编程至 0x0000
0x33 FFF6-0x33 FFF7引导至闪存入口点
（在此处编程分支指令）
0x33 FFF8-0x33 FFFF安全密码
（128 位）（不要编程为全零）
表 8-23 F28334，F28234 中闪存扇区的地址
地址范围 程序和数据空间
0x32 0000-0x32 3FFF 扇区 H (16K x 16)
0x32 4000-0x32 7FFF 扇区 G (16K x 16)
0x32 8000-0x32 BFFF 扇区 F (16K x 16)
0x32 C000-0x32 FFFF 扇区 E (16K x 16)
0x33 0000-0x33 3FFF 扇区 D (16K x 16)
0x33 4000-0x33 7FFFF 扇区 C (16K x 16)
0x33 8000-0x33 BFFF 扇区 B (16K x 16)
0x33 C000-0x33 FF7F 扇区 A (16K x 16)
0x33 FF80-0x33 FFF5当使用
代码安全模块时，编程至 0x0000
0x33 FFF6-0x33 FFF7引导至闪存入口点
（在此处编程分支指令）
0x33 FFF8-0x33 FFFF安全密码（128 位）
（不要编程为全零）
表 8-24 F28332，F28232 中闪存扇区的地址
地址范围 程序和数据空间
0x33 0000-0x33 3FFF 扇区 D (16K x 16)
0x33 4000-0x33 7FFFF 扇区 C (16K x 16)
0x33 8000-0x33 BFFF 扇区 B (16K x 16)
0x33 C000-0x33 FF7F 扇区 A (16K x 16)
0x33 FF80-0x33 FFF5当使用代码安全模块时，编程至 0x0000
0x33 FFF6-0x33 FFF7引导至闪存入口点 （在此处编程分支指令）
0x33 FFF8-0x33 FFFF安全密码（128 位）（不要编程为全零）
注：
  • 对代码安全密码进行编程时，0x33FF80 至 0x33FFF5 之间的所有地址均无法用作程序代码或数据。这些位置必须编程为 0x0000。
  • 如果未使用代码安全特性，地址 0x33FF80 至 0x33FFEF 可用于代码或数据。地址 0x33FFF0 至 0x33FFF5 为数据保留，不应包含程序代码。

表 8-25显示如何处理这些内存地址。

表 8-25 处理安全代码位置
地址闪存
代码安全启用代码安全禁用
0x33FF80–0x33FFEF用 0x0000 填充应用代码和数据
0x33FFF0–0x33FFF5只为数据保留。

外设帧 1，外设帧 2，以及外设帧 3 被编成一组以使这些块成为受保护的写入/读取外设块。受保护模式确保所有到这些块的访问如文档中所描述的一样。由于 C28x 管线，在对不同内存位置读取之前的写入操作将出现在 CPU 内存总线上相反的顺序。这会导致特定外设应用中的问题，在此类应用中，用户认为写入会首先发生（如文档所描述的那样）。C28x CPU 支持一个块保护模式，在这个模式中，可对一个内存区域进行保护，以确保操作按照本文档所描述的那样发生（代价增加了额外周期以校正运行）可对这个模式进行编程，并且，缺省情况下，它将保护所选的区域。

以下等待状态表中列出了内存映射区域内不同空间的等待状态。

表 8-26 等待状态
区域等待状态
(CPU)		等待状态
(DMA)(1)		注释
M0 和 M1 SARAM0 - 等待 固定
外设帧 00 - 等待（写入）0 - 等待（读取）
1 - 等待（读取）无权限（写入）
外设帧 3 0 - 等待（写入）0 - 等待（写入）假设 CPU 和 DMA 之间没有冲突。
2 - 等待（读取）1 - 等待（读取）
外设帧 10 - 等待（写入）无访问周期可由已生成的外设扩展。
2 - 等待（读取）向外设帧 1 寄存器连续（背靠背）写入将经历一个 1 周期管道命中（1 周期延迟）
外设帧 2 0 - 等待（写入）无访问固定周期不可由外设扩展。
2 - 等待（读取）
L0 SARAM0 - 等待 无访问假定没有 CPU 冲突
L1 SARAM
L2 SARAM
L3 SARAM
L4 SARAM0 - 等待数据（读取）0 - 等待 假设 CPU 和 DMA 之间没有冲突。
L5 SARAM0 - 等待数据（写入）
L6 SARAM1 - 等待项目（读取）
L7 SARAM1 - 等待项目（写入）
XINTF可编程可编程通过 XTIMING 寄存器编程或通过外部 XREADY 信号扩展，来满足系统的时序要求。
对于在 XINTF上的读取和写入，1 - 等待是在外部波形上的最小等待状态。
0 - 写入缓冲器启用的最小写入等待0 - 写入缓冲器启用的最小写入等待0 - 假定写入缓冲器启用并且不满时针对写入的最小等待。
假设 CPU 和 DMA 之间没有冲突。当同时尝试 DMA 和 CPU（冲突）时，增加 1 周期延迟用于仲裁。
OTP可编程无访问由闪存寄存器设定。
1 - 最小等待1 - 等待是等待状态所允许的最小数。可在一个减少的 CPU 频率上执行 1 等待状态操作。
闪存可编程无访问由闪存寄存器设定。
1 - 页式最小等待值页式访问中不允许 0 - 最小等待
1 - 随机最小等待值
随机等待 ≥ 页式等待
闪存密码16 - 等待固定无访问密码位置的等待状态是固定的。
引导 - ROM1 - 等待无访问0 - 等待速度无法实现。
(1) DMA 具有一个 4 个周期/字的基值。
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