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PRODUCTION DATA

请参考 PDF 数据表获取器件具体的封装图。

		最小值	典型值	最大值	单位
f_(SYSCLK)	频率，器件（系统）时钟	2		200	MHz
t_c(SYSCLK)	周期，器件（系统）时钟	5		500	ns
f_(CMCLK)	频率，连接管理器 (CM) 时钟	2		125	MHz
t_c(CMCLK)	周期，连接管理器 (CM) 时钟	8		500	ns
f_(INTCLK)	频率，系统 PLL 输入 VCO（在 REFDIV 之后）⁽¹⁾	2		25	MHz
f_(VCOCLK)	频率，系统 PLL VCO（在 ODIV 之前）	220		600	MHz
f_(PLLRAWCLK)	频率，系统 PLL 输出（在 SYSCLK 分频器之前）	6		400	MHz
f_(AUXINTCLK)	频率，辅助 PLL 输入 VCO（在 REFDIV 之后）	2		25	MHz
f_(AUXVCOCLK)	频率，辅助 PLL VCO（在 ODIV 之前）	220		600	MHz
f_{(AUXPLLRAWCLK)}	频率，辅助 PLL 输出（在 AUXCLK 分频器之前）	6		400	MHz
f_(PLL)	频率，PLLSYSCLK	2		200	MHz
f_{(PLL_LIMP)}	频率，PLL 跛行频率⁽²⁾		45/(ODIV+1)		MHz
f_(AUXPLL)	频率，AUXPLLCLK	2		150	MHz
f_{(AUXPLL_LIMP)}	频率，AUXPLL 跛行频率⁽³⁾		45/(ODIV+1)		MHz
f_(LSP)	频率，LSPCLK	2		200	MHz
t_c(LSPCLK)	周期，LSPCLK	5		500	ns
f_(OSCCLK)	频率，OSCCLK（INTOSC1、INTOSC2、XTAL 或 X1）		参阅各自的时钟		MHz
f_(AUXOSCCLK)	频率，辅助 OSCCLK（INTOSC1 或 INTOSC2 或 XTAL 或 X1 或 AUXCLKIN）		参阅各自的时钟		MHz
f_(EPWM)	频率，EPWMCLK			200	MHz
f_(HRPWM)	频率，HRPWMCLK	60		200	MHz
f_(CLBTILECLK)	频率，CLB 逻辑块时钟	100		150	MHz
f_(CLBREGCLK)	频率，CLK 寄存器时钟	150		200	MHz

(1) 分辨率为 +/-3% 的 INTOSC1 和 INTOSC2 可用作 PLL 的参考时钟

(2) OSCCLK 无效时的 PLL 输出频率（OSCCLK 丢失导致 PLL 变为跛行模式）

(3) AUXOSCCLK 无效时的 PLL 输出频率（AUXOSCCCLK 丢失导致 PLL 变为跛行模式）