ZHCSVS1A April   2024  – September 2024 TMS320F28P550SJ , TMS320F28P559SJ-Q1

PRODMIX  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关米6体育平台手机版_好二三四
  6. 5 引脚配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
    3. 5.3 信号说明
      1. 5.3.1 模拟信号
      2. 5.3.2 数字信号
      3. 5.3.3 电源和接地
      4. 5.3.4 测试、JTAG 和复位
    4. 5.4 引脚多路复用
      1. 5.4.1 GPIO 多路复用引脚
      2. 5.4.2 ADC 引脚上的数字输入 (AIO)
      3. 5.4.3 ADC 引脚上的数字输入和输出 (AGPIO)
      4. 5.4.4 GPIO 输入 X-BAR
      5. 5.4.5 GPIO 输出 X-BAR、CLB X-BAR、CLB 输出 X-BAR 和 ePWM X-BAR
    5. 5.5 带有内部上拉和下拉的引脚
    6. 5.6 未使用引脚的连接
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级 - 商用
    3. 6.3  ESD 等级 - 汽车
    4. 6.4  建议运行条件
    5. 6.5  功耗摘要
      1. 6.5.1 系统电流消耗 - 启用 VREG - 内部电源
      2. 6.5.2 系统电流消耗 - 禁用 VREG - 外部电源
      3. 6.5.3 工作模式测试说明
      4. 6.5.4 减少电流消耗
        1. 6.5.4.1 每个禁用外设的典型电流降低
    6. 6.6  电气特性
    7. 6.7  5V 失效防护引脚的特殊注意事项
    8. 6.8  PDT 封装的热阻特性
    9. 6.9  PZ 封装的热阻特性
    10. 6.10 PNA 封装的热阻特性
    11. 6.11 PM 封装的热阻特性
    12. 6.12 RSH 封装的热阻特性
    13. 6.13 散热设计注意事项
    14. 6.14 系统
      1. 6.14.1  电源管理模块 (PMM)
        1. 6.14.1.1 引言
        2. 6.14.1.2 概述
          1. 6.14.1.2.1 电源轨监视器
            1. 6.14.1.2.1.1 I/O POR（上电复位）监视器
            2. 6.14.1.2.1.2 I/O BOR（欠压复位）监视器
            3. 6.14.1.2.1.3 VDD POR（上电复位）监视器
          2. 6.14.1.2.2 外部监控器使用情况
          3. 6.14.1.2.3 延迟块
          4. 6.14.1.2.4 内部 1.2V LDO 稳压器 (VREG)
          5. 6.14.1.2.5 VREGENZ
        3. 6.14.1.3 外部元件
          1. 6.14.1.3.1 去耦电容器
            1. 6.14.1.3.1.1 VDDIO 去耦
            2. 6.14.1.3.1.2 VDD 去耦
        4. 6.14.1.4 电源时序
          1. 6.14.1.4.1 电源引脚联动
          2. 6.14.1.4.2 信号引脚电源序列
          3. 6.14.1.4.3 电源引脚电源序列
            1. 6.14.1.4.3.1 外部 VREG/VDD 模式序列
            2. 6.14.1.4.3.2 内部 VREG/VDD 模式序列
            3. 6.14.1.4.3.3 电源时序摘要和违规影响
            4. 6.14.1.4.3.4 电源压摆率
        5. 6.14.1.5 电源管理模块电气数据和时序
          1. 6.14.1.5.1 电源管理模块运行条件
          2. 6.14.1.5.2 电源管理模块特性
      2. 6.14.2  复位时序
        1. 6.14.2.1 复位源
        2. 6.14.2.2 复位电气数据和时序
          1. 6.14.2.2.1 复位 - XRSn - 时序要求
          2. 6.14.2.2.2 复位 - XRSn - 开关特性
          3. 6.14.2.2.3 复位时序图
      3. 6.14.3  时钟规范
        1. 6.14.3.1 时钟源
        2. 6.14.3.2 时钟频率、要求和特性
          1. 6.14.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
            1. 6.14.3.2.1.1 输入时钟频率
            2. 6.14.3.2.1.2 XTAL 振荡器特性
            3. 6.14.3.2.1.3 使用外部时钟源（非晶体）时的 X1 输入电平特性
            4. 6.14.3.2.1.4 X1 时序要求
            5. 6.14.3.2.1.5 AUXCLKIN 时序要求
            6. 6.14.3.2.1.6 APLL 特性
            7. 6.14.3.2.1.7 XCLKOUT 开关特性 - 旁路或启用 PLL
            8. 6.14.3.2.1.8 内部时钟频率
        3. 6.14.3.3 输入时钟和 PLL
        4. 6.14.3.4 XTAL 振荡器
          1. 6.14.3.4.1 引言
          2. 6.14.3.4.2 概述
            1. 6.14.3.4.2.1 电子振荡器
              1. 6.14.3.4.2.1.1 运行模式
                1. 6.14.3.4.2.1.1.1 晶体的工作模式
                2. 6.14.3.4.2.1.1.2 单端工作模式
              2. 6.14.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
            2. 6.14.3.4.2.2 石英晶体
            3. 6.14.3.4.2.3 GPIO 运行模式
          3. 6.14.3.4.3 正常运行
            1. 6.14.3.4.3.1 ESR – 有效串联电阻
            2. 6.14.3.4.3.2 Rneg - 负电阻
            3. 6.14.3.4.3.3 启动时间
              1. 6.14.3.4.3.3.1 X1/X2 前提条件
            4. 6.14.3.4.3.4 DL – 驱动电平
          4. 6.14.3.4.4 如何选择晶体
          5. 6.14.3.4.5 测试
          6. 6.14.3.4.6 常见问题和调试提示
          7. 6.14.3.4.7 晶体振荡器规格
            1. 6.14.3.4.7.1 晶体振荡器电气特性
            2. 6.14.3.4.7.2 晶振等效串联电阻 (ESR) 要求
            3. 6.14.3.4.7.3 晶体振荡器参数
        5. 6.14.3.5 内部振荡器
          1. 6.14.3.5.1 INTOSC 特性
      4. 6.14.4  闪存参数
        1. 6.14.4.1 闪存参数 
      5. 6.14.5  RAM 规格
      6. 6.14.6  ROM 规格
      7. 6.14.7  仿真/JTAG
        1. 6.14.7.1 JTAG 电气数据和时序
          1. 6.14.7.1.1 JTAG 时序要求
          2. 6.14.7.1.2 JTAG 开关特性
          3. 6.14.7.1.3 JTAG 时序图
        2. 6.14.7.2 cJTAG 电气数据和时序
          1. 6.14.7.2.1 cJTAG 时序要求
          2. 6.14.7.2.2 cJTAG 开关特性
          3. 6.14.7.2.3 cJTAG 时序图
      8. 6.14.8  GPIO 电气数据和时序
        1. 6.14.8.1 GPIO - 输出时序
          1. 6.14.8.1.1 通用输出开关特征
          2. 6.14.8.1.2 通用输出时序图
        2. 6.14.8.2 GPIO - 输入时序
          1. 6.14.8.2.1 通用输入时序要求
          2. 6.14.8.2.2 采样模式
        3. 6.14.8.3 输入信号的采样窗口宽度
      9. 6.14.9  中断
        1. 6.14.9.1 外部中断 (XINT) 电气数据和时序
          1. 6.14.9.1.1 外部中断时序要求
          2. 6.14.9.1.2 外部中断开关特性
          3. 6.14.9.1.3 外部中断时序
      10. 6.14.10 低功耗模式
        1. 6.14.10.1 时钟门控低功耗模式
        2. 6.14.10.2 低功耗模式唤醒时序
          1. 6.14.10.2.1 IDLE 模式时序要求
          2. 6.14.10.2.2 空闲模式开关特性
          3. 6.14.10.2.3 空闲进入和退出时序图
          4. 6.14.10.2.4 STANDBY 模式时序要求
          5. 6.14.10.2.5 待机模式开关特征
          6. 6.14.10.2.6 待机模式进入和退出时序图
          7. 6.14.10.2.7 停机模式时序要求
          8. 6.14.10.2.8 停机模式开关特征
          9. 6.14.10.2.9 停机模式进入和退出时序图
    15. 6.15 模拟外设
      1. 6.15.1 方框图
      2. 6.15.2 模拟引脚和内部连接
      3. 6.15.3 模拟信号说明
      4. 6.15.4 模数转换器 (ADC)
        1. 6.15.4.1 ADC 可配置性
          1. 6.15.4.1.1 信号模式
        2. 6.15.4.2 ADC 电气数据和时序
          1. 6.15.4.2.1 ADC 运行条件
          2. 6.15.4.2.2 ADC 特性
          3. 6.15.4.2.3 ADC INL 和 DNL
          4. 6.15.4.2.4 每个引脚的 ADC 性能
          5. 6.15.4.2.5 ADC 输入模型
          6. 6.15.4.2.6 ADC 时序图
      5. 6.15.5 温度传感器
        1. 6.15.5.1 温度传感器电气数据和时序
          1. 6.15.5.1.1 温度传感器特性
      6. 6.15.6 比较器子系统 (CMPSS)
        1. 6.15.6.1 CMPx_DACL
        2. 6.15.6.2 CMPSS 连接图
        3. 6.15.6.3 方框图
        4. 6.15.6.4 CMPSS 电气数据和时序
          1. 6.15.6.4.1 CMPSS 比较器电气特性
          2.        CMPSS 比较器以输入为基准的偏移量和迟滞
          3. 6.15.6.4.2 CMPSS DAC 静态电气特性
          4. 6.15.6.4.3 CMPSS 示意图
          5. 6.15.6.4.4 CMPx_DACL 缓冲输出的运行条件
          6. 6.15.6.4.5 CMPx_DACL 缓冲输出的电气特性
      7. 6.15.7 缓冲数模转换器 (DAC)
        1. 6.15.7.1 缓冲 DAC 电气数据和时序
          1. 6.15.7.1.1 缓冲 DAC 运行条件
          2. 6.15.7.1.2 缓冲 DAC 电气特性
      8. 6.15.8 可编程增益放大器 (PGA)
        1. 6.15.8.1 PGA 电气数据和时序
          1. 6.15.8.1.1 PGA 运行条件
          2. 6.15.8.1.2 PGA 特性
    16. 6.16 控制外设
      1. 6.16.1 增强型脉宽调制器 (ePWM)
        1. 6.16.1.1 控制外设同步
        2. 6.16.1.2 ePWM 电气数据和时序
          1. 6.16.1.2.1 ePWM 时序要求
          2. 6.16.1.2.2 ePWM 开关特性
          3. 6.16.1.2.3 跳闸区输入时序
            1. 6.16.1.2.3.1 跳闸区域输入时序要求
            2. 6.16.1.2.3.2 PWM 高阻态特征时序图
      2. 6.16.2 高分辨率脉宽调制器 (HRPWM)
        1. 6.16.2.1 HRPWM 电气数据和时序
          1. 6.16.2.1.1 高分辨率 PWM 特征
      3. 6.16.3 外部 ADC 转换启动电气数据和时序
        1. 6.16.3.1 外部 ADC 转换启动开关特性
        2. 6.16.3.2 ADCSOCAO 或ADCSOCBO 时序图
      4. 6.16.4 增强型捕获 (eCAP)
        1. 6.16.4.1 eCAP 方框图
        2. 6.16.4.2 eCAP 同步
        3. 6.16.4.3 eCAP 电气数据和时序
          1. 6.16.4.3.1 eCAP 时序要求
          2. 6.16.4.3.2 eCAP 开关特性
      5. 6.16.5 增强型正交编码器脉冲 (eQEP)
        1. 6.16.5.1 eQEP 电气数据和时序
          1. 6.16.5.1.1 eQEP 时序要求
          2. 6.16.5.1.2 eQEP 开关特性
    17. 6.17 通信外设
      1. 6.17.1 模块化控制器局域网 (MCAN)
      2. 6.17.2 内部集成电路 (I2C)
        1. 6.17.2.1 I2C 电气数据和时序
          1. 6.17.2.1.1 I2C 时序要求
          2. 6.17.2.1.2 I2C 开关特性
          3. 6.17.2.1.3 I2C 时序图
      3. 6.17.3 电源管理总线 (PMBus) 接口
        1. 6.17.3.1 PMBus 电气数据和时序
          1. 6.17.3.1.1 PMBus 电气特性
          2. 6.17.3.1.2 PMBus 快速+ 模式开关特性
          3. 6.17.3.1.3 PMBus 快速模式开关特性
          4. 6.17.3.1.4 PMBus 标准模式开关特性
      4. 6.17.4 串行通信接口 (SCI)
      5. 6.17.5 串行外设接口 (SPI)
        1. 6.17.5.1 SPI 控制器模式时序
          1. 6.17.5.1.1 SPI 控制器模式时序要求
          2. 6.17.5.1.2 SPI 控制器模式开关特性 - 时钟相位为 0
          3. 6.17.5.1.3 SPI 控制器模式开关特性 - 时钟相位为 1
          4. 6.17.5.1.4 SPI 控制器模式时序图
        2. 6.17.5.2 SPI 外设模式时序
          1. 6.17.5.2.1 SPI 外设模式时序要求
          2. 6.17.5.2.2 SPI 外设模式开关特性
          3. 6.17.5.2.3 SPI 外设模式时序图
      6. 6.17.6 本地互连网络 (LIN)
      7. 6.17.7 快速串行接口 (FSI)
        1. 6.17.7.1 FSI 发送器
          1. 6.17.7.1.1 FSITX 电气数据和时序
            1. 6.17.7.1.1.1 FSITX 开关特性
            2. 6.17.7.1.1.2 FSITX 时序
        2. 6.17.7.2 FSI 接收器
          1. 6.17.7.2.1 FSIRX 电气数据和时序
            1. 6.17.7.2.1.1 FSIRX 时序要求
            2. 6.17.7.2.1.2 FSIRX 开关特性
            3. 6.17.7.2.1.3 FSIRX 时序
        3. 6.17.7.3 FSI SPI 兼容模式
          1. 6.17.7.3.1 FSITX SPI 信令模式电气数据和时序
            1. 6.17.7.3.1.1 FSITX SPI 信令模式开关特性
            2. 6.17.7.3.1.2 FSITX SPI 信令模式时序
      8. 6.17.8 通用串行总线 (USB)
        1. 6.17.8.1 USB 电气数据和时序
          1. 6.17.8.1.1 USB 输入端口 DP 和 DM 时序要求
          2. 6.17.8.1.2 USB 输出端口 DP 和 DM 开关特性
  8. 7 详细说明
    1. 7.1  概述
    2. 7.2  功能方框图
    3. 7.3  存储器
      1. 7.3.1 存储器映射
        1. 7.3.1.1 专用 RAM (Mx RAM)
        2. 7.3.1.2 本地共享 RAM (LSx RAM)
        3. 7.3.1.3 全局共享 RAM (GSx RAM)
        4. 7.3.1.4 消息 RAM
      2. 7.3.2 控制律加速器 (CLA) 存储器映射
      3. 7.3.3 闪存存储器映射
        1. 7.3.3.1 闪存扇区的地址
      4. 7.3.4 外设寄存器内存映射
    4. 7.4  标识
    5. 7.5  总线架构 - 外设连接
    6. 7.6  C28x 处理器
      1. 7.6.1 浮点单元 (FPU)
      2. 7.6.2 三角函数加速器 (TMU)
      3. 7.6.3 VCRC 单元
    7. 7.7  控制律加速器 (CLA)
    8. 7.8  嵌入式实时分析和诊断 (ERAD)
    9. 7.9  直接存储器存取 (DMA)
    10. 7.10 器件引导模式
      1. 7.10.1 器件引导配置
        1. 7.10.1.1 配置引导模式引脚
        2. 7.10.1.2 配置引导模式表选项
      2. 7.10.2 GPIO 分配
    11. 7.11 安全性
      1. 7.11.1 保护芯片边界
        1. 7.11.1.1 JTAGLOCK
        2. 7.11.1.2 零引脚引导
      2. 7.11.2 双区域安全
      3. 7.11.3 免责声明
    12. 7.12 看门狗
    13. 7.13 C28x 计时器
    14. 7.14 双路时钟比较器 (DCC)
      1. 7.14.1 特性
      2. 7.14.2 DCCx 时钟源中断的映射
    15. 7.15 可配置逻辑块 (CLB)
  9. 8 参考设计
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
    2. 9.2 标识
    3. 9.3 工具与软件
    4. 9.4 文档支持
    5. 9.5 支持资源
    6. 9.6 商标
    7. 9.7 静电放电警告
    8. 9.8 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装选项附录
    2.     卷带包装信息
    3.     托盘

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • PNA|80
  • PZ|100
  • PTF|128
  • PDT|128
散热焊盘机械数据 (封装 | 引脚)

5.4.3 ADC 引脚上的数字输入和输出 (AGPIO)

一些 GPIO 与模拟引脚进行多路复用，并具有数字输入和输出功能。这些也称为 AGPIO。与 AIO 不同，AGPIO 具有完整的输入和输出能力。默认情况下，AGPIO 未连接，必须进行配置。表 5-7 显示了如何配置 AGPIO。要启用模拟功能，请设置模拟子系统中的寄存器 AGPIOCTRLx。要启用数字功能，请设置通用输入/输出 (GPIO) 一章中的寄存器 GPxAMSEL。

表 5-7 AGPIO 配置
AGPIOCTRLx.GPIOy
（默认值 = 0）		 GPxAMSEL.GPIOy
（默认值 = 1）		 引脚连接到：
ADC GPIOy
0 0 - 是
0 1 -(1) -(1)
1 0 - 是
1 1 是 -
(1) 默认情况下，没有信号连接到 AGPIO 引脚。必须选择表中的其他行之一来实现引脚功能。
注： 如果将具有尖锐边缘（高 dv/dt）的数字信号连接到 AGPIO，则相邻的模拟信号可能会发生串扰。因此，如果相邻通道用于模拟功能，用户必须限制连接到 AGPIO 的信号的边沿速率。

图 5-6 中说明了采用 AGPIO 实现方式的模拟子系统的一般原理图。需要特别注意特定模拟输入引脚的用例组合，如表 5-8 所示。AGPIO 模拟引脚路径包含一个额外的 53Ω 串联开关。这会创建一个由 ADC 和 CMPSS 比较器共享的低电容隔离式节点，如图 5-6 所示。当 ADC 对通道进行采样时，该节点可能会受到干扰（取决于 ADC 采样保持电容器上先前存储的电压），这种干扰可能会导致高达 50ns 的错误 CMPSS 事件。如表 5-8 所示，对于 CMPSS 输入、ADC 采样和 AGPIO 的组合，需要使用特殊注意事项或权变措施。为了适应这种潜在的干扰，可以实施以下权变措施：

  1. 对于同时需要 ADC 和 CMPSS 的模拟通道，使用不同的引脚（即 AIO 引脚类型）。
  2. 使用设置为 50ns 或更大的 CMPSS 数字滤波器，从而滤除临时干扰。
  3. 预处理 ADC 的采样保持电容器，从而使干扰不会导致误跳闸。例如，在读取受影响的通道之前，立即对 ADC 上不同通道的 3.3V 连接执行虚拟读取，从而使干扰为正向，远离误跳闸。如果误跳闸极性反转，则可以使用 0V 信号的相反虚拟读取。
表 5-8 特定模拟输入引脚的用例组合
特定模拟引脚上使用的功能 使用的元件
CMPSS 比较器输入 是 - 是 - 是
ADC 采样 是 是 - 是 是
AGPIO 模拟引脚类型 是 是 是 - -
AIO 模拟引脚类型 - - - 是 是
结果 需要权变措施 无需特殊分析或权变措施
TMS320F28P550SJ TMS320F28P559SJ-Q1 具有 AGPIO 实现方式的模拟子系统方框图图 5-6 具有 AGPIO 实现方式的模拟子系统方框图
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