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ZHCSCX9 October 2014 RM41L232

PRODUCT PREVIEW Information. Product in design phase of development. Subject to change or discontinuance without notice.

封装选项

机械数据 (封装 | 引脚)

PGE|144
- MTQF017A

散热焊盘机械数据 (封装 | 引脚)

订购信息

zhcscx9_oa

3 器件封装和引脚功能

3.1 PZ QFP 封装引脚分配（100 引脚）

Figure 3-1 PZ QFP 封装引脚分配（100 引脚）

请注意：引脚可具有复用功能。上面的图中只显示了缺省功能。

3.2 引脚配置和功能

下表确认了外部信号名称、相关的引脚数量以及机械封装标识符、引脚类型（输入，输出，IO，电源或接地）、引脚是否带有任何内部上拉/下拉电阻器、引脚是否可被配置为一个通用输入输出 (GIO)，和一个功能引脚说明。

NOTE

当 nPORRST 为低电平以及变为高电平后，所有 I/O 引脚，除了 nRST 之外，立即都被配置为输入。

在 nPORRST 为低电平时，所有只输出引脚可被配置为输入，而在 nPORRST 变为高电平后，被立即配置为输出。

当 nPORRST 为低电平时，输入缓冲器被禁用，并且输出缓冲器为三态。

NOTE

在下面的引脚功能表中，“缺省拉动状态”是 nPORRST 为低电平时以及 nPORRST 变为高电平后的上拉或下拉状态。当软件为一个替代功能配置引脚时，缺省拉动方向也许会发生变化。 “拉动类型”是指针对指定引脚使能粗体名称的信号时生效的拉动类型。

3.2.1 高端定时器 (N2HET)

Table 3-1 高端定时器 (N2HET)

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
N2HET[0]	19	I/O	下拉	可编程，20uA	定时器输入捕捉或输出比较。 N2HET 适用引脚可被设定为通用输入/输出 (GIO)。每个 N2HET 引脚都配备有一个抑制滤波器。如果该引脚被配置为一个输入引脚，它将启用过滤器来过滤掉小于一个可编程持续时间的脉冲。
N2HET[2]	22
N2HET[4]	25
N2HET[6]	26
N2HET[8]	74
N2HET[10]	83
N2HET[12]	89
N2HET[14]	90
N2HET[16]	97
MIBSPI1nCS[1]/EQEPS/ N2HET[17]	93
N2HET[18]	98
MIBSPI1nCS[2]/N2HET[20]/ N2HET[19]	27
MIBSPI1nCS[2]/N2HET[20]/ N2HET[19]	27
N2HET[22]	11
N2HET[24]	64
MIBSPI1nCS[3]/N2HET[26]	39
ADEVT/N2HET[28]	58
GIOA[7]/N2HET[29]	18
MIBSPI1nENA/N2HET[23]/ N2HET[30]	68
GIOA[6]/SPI2nCS[1]/N2HET[31]	12

3.2.2 增强型正交编码器脉冲模块 (eQEP)

Table 3-2 增强型正交编码器脉冲模块 (eQEP)

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
SPI3CLK/EQEPA	36	输入	上拉	固定，20uA	增强型 QEP 输入 A
SPI3nENA/EQEPB	37	输入			增强型QEP 输入 B
SPI3nCS[0]/EQEPI	38	I/O			增强型 QEP 索引
MIBSPI1nCS[1]/EQEPS/N2HET[17]	93	I/O			增强型 QEP 闸门

3.2.3 通用输入/输出 (GIO)

Table 3-3 通用输入/输出 (GIO)

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
GIOA[0]/SPI3nCS[3]	1	I/O	下拉	可编程，20uA	通用输入/输出所有 GPIO 引脚能够在上升/下降/双边沿上生成 CPU 中断。
GIOA[1]/SPI3nCS[2]	2
GIOA[2]/SPI3nCS[1]	5
GIOA[3]/SPI2nCS[3]	8
GIOA[4]/SPI2nCS[2]	9
GIOA[5]/EXTCLKIN	10
GIOA[6]/SPI2nCS[1]/N2HET[31]	12
GIOA[7]/N2HET[29]	18

3.2.4 控制器局域网络接口模块 (DCAN1，DCAN2)

Table 3-4 控制器局域网络接口模块 (DCAN1，DCAN2)

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
CAN1RX	63	I/O	上拉	可编程，20uA	CAN1 接收，或通用 I/O (GPIO)
CAN1TX	62				CAN1 发送，或 GPIO
CAN2RX	92				CAN2 接收，或 GPIO
CAN2TX	91				CAN2 发送，或 GPIO

3.2.5 多缓冲串行外设接口 (MibSPI1)

Table 3-5 多缓冲串行外设接口 (MibSPI1)

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
MIBSPI1CLK	67	I/O	上拉	可编程，20uA	MibSPI1 串行时钟，或 GPIO
MIBSPI1nCS[0]	73				MibSPI1 芯片选择，或 GPIO
MIBSPI1nCS[1]/EQEPS/N2HET[17]	93
MIBSPI1nCS[2]/N2HET[20]/N2HET[19]	27
MIBSPI1nCS[3]/N2HET[26]	39
MIBSPI1nENA/N2HET[23]/N2HET[30]	68				MibSPI1 使能，或 GPIO
MIBSPI1SIMO	65				MibSPI1 从器件-输入-主器件-输出，或 GPIO
MIBSPI1SOMI	66				MibSPI1 从器件-输出-主器件-输入，或 GPIO

3.2.6 标准串行外设接口 (SPI2)

Table 3-6 标准串行外设接口 (SPI2)

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
SPI2CLK	71	I/O	上拉	可编程，20uA	SPI2 串行时钟，或 GPIO
SPI2nCS[0]	23				SPI2 芯片选择，或 GPIO
GIOA[6]/SPI2nCS[1]/N2HET[31]	12
GIOA[4]/SPI2nCS[2]	9
GIOA[3]/SPI2nCS[3]	8
SPI2SIMO	70				SPI2 从器件-输入-主器件-输出，或 GPIO
SPI2SOMI	69				SPI2 从器件-输出-主器件-输入，或 GPIO
通过分别配置 SPI2 的 SPIPC9 寄存器的 SRS 位来独立地选择 SPI2CLK，SPI2SIMO 和 SPI2SOMI 的驱动强度。 8mA 驱动（快速）时，SRS=0。因为 SPIPC9 寄存器中 SRS 位缺省为 0，所以该模式为缺省模式。 2mA 驱动（慢速）时，SRS=1。
SPI3CLK/EQEPA	36	I/O	上拉	可编程，20uA	SPI3 串行时钟，或 GPIO
SPI3nCS[0]/EQEPI	38				SPI3 芯片选择，或 GPIO
GIOA[2]/SPI3nCS[1]	5
GIOA[1]/SPI3nCS[2]	2
GIOA[0]/SPI3nCS[3]	1
SPI3nENA/EQEPB	37				SPI3 使能，或 GPIO
SPI3SIMO	35				SPI3 从器件-输入-主器件-输出，或 GPIO
SPI3SOMI	34				SPI3 从器件-输出-主器件-输入，或 GPIO

3.2.7 本地互连网络控制器 (LIN)

Table 3-7 本地互连网络控制器 (LIN)

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
LINRX	94	I/O	上拉	可编程，20uA	LIN 接收，或 GPIO
LINTX	95	I/O	上拉	可编程，20uA	LIN 发送，或 GPIO

3.2.8 多缓冲模数转换器 (MibADC)

Table 3-8 多缓冲模数转换器 (MibADC)

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
ADEVT/N2HET[28]	58	I/O	上拉	可编程，20uA	ADC 事件触发器或 GPIO
ADIN[0]	42	输入	-	-	模拟输入
ADIN[1]	49
ADIN[2]	51
ADIN[3]	52
ADIN[4]	54
ADIN[5]	55
ADIN[6]	56
ADIN[7]	43
ADIN[8]	57
ADIN[9]	48
ADIN[10]	50
ADIN[11]	53
ADIN[16]	40
ADIN[17]	41
ADIN[20]	44
ADIN[21]	45
ADREFHI/VCCAD	46	输入/电源	-	-	ADC 高基准电平 / ADC 运行电源
ADREFLO/VSSAD	47	输入/接地	-	-	ADC 低基准电平 / ADC 电源接地

3.2.9 系统模块

Table 3-9 系统模块

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
ECLK	84	I/O	下拉	可编程，20uA	外部预分频时钟输出，或 GIO。
GIOA[5]/EXTCLKIN	10	输入	下拉	20uA	外部时钟输入
nPORRST	31	输入	下拉	100uA	加电复位，冷复位外部电源监视器电路必须在任何微控制器电源下降到指定范围之外时将 nPORRST 驱动为低电平。该引脚有一个毛刺脉冲滤波器。
nRST	81	I/O	上拉	100uA	外部电路必须通过将 nRST 驱动为低电平来将一个系统复位置为有效。为了确保外部复位不会随意产生，TI 建议将一个外部上拉电阻器连接到该引脚。这个引脚有一个毛刺脉冲滤波器。

3.2.10 错误信令模块 (ESM)

Table 3-10 错误信令模块 (ESM)

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
nERROR	82	I/O	下拉	20uA	ESM 错误信号。指示严重程度高的错误。

3.2.11 主振荡器

Table 3-11 主振荡器

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
OSCIN	14	输入	-	-	从外部晶振/谐振器，或者外部时钟输入
OSCOUT	16	输出	-	-	到外部晶振/谐振器
KELVIN_GND	15	输入	-	-	专用的接地振荡器

3.2.12 测试/调试接口

Table 3-12 测试/调试接口

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
nTRST	76	输入	下拉	固定，100uA	JTAG 测试硬件复位
RTCK	80	输出	-	-	JTAG 返回测试时钟
TCK	79	输入	下拉	固定，100uA	JTAG 测试时钟
TDI	77	I/O	上拉	固定，100uA	JTAG 测试数据输入
TDO	78	I/O	下拉	固定，100uA	JTAG 测试数据输出
TMS	75	I/O	上拉	固定，100uA	JTAG 测试选择
TEST	24	I/O	下拉	固定，100uA	测试使能。仅供内部使用。这个引脚有一个毛刺脉冲滤波器。为了正确运行，此引脚必须通过一个外部电阻接地。

3.2.13 闪存

Table 3-13 闪存

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
FLTP1	3	输入	-	-	闪存测试引脚。为了正确运行，该引脚必须只连接至一个测试焊盘或着根本就不相连 [无连接 (NC)]。在有可能受到 ESD 事件影响的最终米6体育平台手机版_好二三四中，测试焊盘一定不能暴露在外。
FLTP2	4	输入	-	-
VCCP	96	3.3V 电源	-	-	闪存外部泵电压 (3.3V) 闪存读取和闪存编程和擦除操作中都需要用到该引脚。

3.2.14 内核电源

Table 3-14 内核电源

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
VCC	13	1.2V 电源	-	-	数字逻辑和 RAM 电源
VCC	21
VCC	30
VCC	32
VCC	61
VCC	88
VCC	99

3.2.15 I/O 电源

Table 3-15 I/O 电源

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
VCCIO	6	3.3V 电源	-	-	I/O 电源
VCCIO	28
VCCIO	60
VCCIO	85

3.2.16 内核和 I/O 电源接地基准

Table 3-16 内核和 I/O 电源接地基准

引脚		信号类型	缺省拉动状态	拉动类型	说明
信号名称	100 PZ	信号类型	缺省拉动状态	拉动类型	说明
VSS	7	接地	-	-	器件接地基准这是除 ADC 电源外所有电源的一个单接地基准。
VSS	17
VSS	20
VSS	29
VSS	33
VSS	59
VSS	72
VSS	86
VSS	87
VSS	100

3.3 输出复用和控制

输出复用将被用于器件中。使用复用是为了允许附加程序包/功能组合的开发，同时也是为了保持引脚分配与市场上器件系列的兼容性。

在所有被指定为多路复用的情况中，输出缓冲器均是复用的。

Table 3-17 输出多路复用器选项

100 PZ 引脚	缺省功能	控制 1	选项 2	控制 2	选项 3	控制 3
1	GIOA[0]	PINMMR0[8]	SPI3nCS[3]	PINMMR0[9]	-	-
2	GIOA[1]	PINMMR1[0]	SPI3nCS[2]	PINMMR1[1]	-	-
5	GIOA[2]	PINMMR1[8]	SPI3nCS[1]	PINMMR1[9]	-	-
8	GIOA[3]	PINMMR1[16]	SPI2nCS[3]	PINMMR1[17]	-	-
9	GIOA[4]	PINMMR1[24]	SPI2nCS[2]	PINMMR1[25]	-	-
10	GIOA[5]	PINMMR2[0]	EXTCLKIN	PINMMR2[1]	-	-
12	GIOA[6]	PINMMR2[8]	SPI2nCS[1]	PINMMR2[9]	N2HET[31]	PINMMR2[10]
18	GIOA[7]	PINMMR2[16]	N2HET[29]	PINMMR2[17]	-	-
93	MIBSPI1nCS[1]	PINMMR6[8]	EQEPS	PINMMR6[9]	N2HET[17]	PINMMR6[10]
27	MIBSPI1nCS[2]	PINMMR3[0]	N2HET[20]	PINMMR3[1]	N2HET[19]	PINMMR3[2]
39	MIBSPI1nCS[3]	PINMMR4[8]	N2HET[26]	PINMMR4[9]	-	-
68	MIBSPI1nENA	PINMMR5[8]	N2HET[23]	PINMMR5[9]	N2HET[30]	PINMMR5[10]
36	SPI3CLK	PINMMR3[16]	EQEPA	PINMMR3[17]	-	-
38	SPI3nCS[0]	PINMMR4[0]	EQEPI	PINMMR4[1]	-	-
37	SPI3nENA	PINMMR3[24]	EQEPB	PINMMR3[25]	-	-
58	ADEVT	PINMMR4[16]	N2HET[28]	PINMMR4[17]	-	-

3.3.1 输出多路复用的注意事项

Table 3-17显示了为每个引脚选择所需功能性的输出信号的复用和控制信号。

该信号的默认引脚由Table 3-17中的“默认功能”栏来定义。
“CTRL x”栏表示多路复用的控制寄存器并且该位必须被置位，以此来选择任何特定引脚上输出的相应功能性。

例如，说到引脚 18 的复用，如下所示。

Table 3-18 多路复用实例

100 PZ 引脚	缺省功能	控制 1	选项 2	控制 2	选项 3	控制 3
18	GIOA[7]	PINMMR2[16]	N2HET[29]	PINMMR2[17]	-	-

在 GIO 模块控制寄存器中，如果 GIOA[7] 被配置为一个输出引脚，那么可编程的引脚电平将缺省显示在引脚 18 上。 PINMMR2[16] 位被默认置位，以此来表示 GIOA[7] 信号被选择为输出。
如果应用需要在引脚 18 上输出 N2HET[29] 信号，则必须清除 PINMMR2[16] 并且置位 PINMMR2[17]。
注意：该引脚作为输出引脚被连接至 GIO 和 N2HET 两种模块。也就是说，在这类引脚上没有输入复用。

3.3.2 多路复用控制寄存器的通用规则

PINMMR 控制寄存器只能在特权模式下才可以被写入。在非特权模式下的写入将会产生一个错误响应。
如果该应用向任一个 PINMMR 控制寄存器中写入全 0，那么将为受影响的引脚选择缺省功能。
一个 PINMMR 控制寄存器中的每个字节都被用于为一个给定的引脚选择功能性。对于任意引脚来说，如果应用在一个字节内置位了多个位，那么将为该引脚选择缺省功能。
PINMMR 控制寄存器内的一些位可以与那些 100 引脚封装所不具有的内部焊盘相关联。因此，被标记为保存的位不应该作为一个 1 被写入。

3.4 特定复用选项

执行特别控制来影响这个微控制器上的特定功能。在这节中将对这些控制进行描述。

3.4.1 eQEP 输入过滤

3.4.1.1 eQEPA 输入

当 PINMMR8[0]=1 时，使用 VCLK 来使 eQEPA 输入双同步。
当 PINMMR8[0]=0 并且 PINMMR8[1]=1 时，通过使用 VCLK，eQEPA 输入被双同步，然后由一个固定的 6 位奇数器进行限定。
PINMMR8[0]=0 并且 PINMMR8[1]=0 是一个非法组合而且运行方式缺省为 PINMMR8[0]=1。

3.4.1.2 eQEPB 输入

当 PINMMR8[8]= 1 时，使用 VCLK 来使 eQEPB 输入双同步。
当 PINMMR8[8]=0 并且 PINMMR8[9]=1 时，通过使用 VCLK，eQEPB 输入被双同步，然后由一个固定的 6 位奇数器进行限定。
PINMMR8[8]=0 并且 PINMMR8[9]=0 是一个非法组合而且运行方式缺省为 PINMMR8[8]=1。

3.4.1.3 eQEPI 输入

当 PINMMR8[16]= 1 时，使用 VCLK 来使 eQEPI输入双同步。
当 PINMMR8[16]=0 并且 PINMMR8[17]=1 时，通过使用 VCLK，eQEPI 输入被双同步，然后由一个固定的 6 位奇数器进行限定。
PINMMR8[16]=0 并且 PINMMR8[17]=0 是一个非法组合而且运行方式缺省为 PINMMR8[16]=1。

3.4.1.4 eQEPS 输入

当 PINMMR8[24]=1 时，使用 VCLK 来使 eQEPS 输入双同步。
当 PINMMR8[24]=0 并且 PINMMR8[25]=1 时，通过使用 VCLK，eQEPS 输入被双同步，然后由一个固定的 6 位奇数器进行限定。
PINMMR8[24]=0 并且 PINMMR8[25]=0 是一个非法组合而且运行方式缺省为 PINMMR8[24]=1。

3.4.2 N2HET PIN_nDISABLE 输入端口

当 PINMMR9[0]=1 时，GIOA[5] 被直接接至 N2HET 模块的 N2HET PIN_nDISABLE 输入。
当 PINMMR9[0]=0 并且 PINMMR9[1]=1 时，EQEPERR 在直接接至 N2HET 模块的 N2HET PIN_nDISABLE 输入前使用 VCLK 将其反相并双同步。
PINMMR9[0]=0 并且 PINMMR9[1]=0 是一个非法的组合而且运行方式缺省为 PINMMR9[0]=1。