该可配置使用逻辑块可以用作 2 位 LUT，或用作 D 触发器或锁存器。

图 7-4 2 位 LUT 或 DFF/锁存器方框图

当用于实现 LUT 功能时，2 位 LUT 从连接多路复用器接收两个输入信号并产生一个输出，该输出返回至连接多路复用器。这些 LUT 可配置为任何 2 输入用户定义的功能，包括以下标准数字逻辑功能：与、与非、或、或非、异或、异或非、非。

表 7-11 展示了 2 位 LUT 的真值表。

当用于实现时序逻辑元件时，来自连接多路复用器的两个输入信号进入触发器或锁存器的数据 (D) 和时钟 (CLK) 输入，输出返回至连接多路复用器。该宏单元具有初始状态参数以及时钟和输出极性参数。

D 触发器/锁存器的运行将遵循以下功能描述：

• 时钟极性是可配置的，可以设置为同相（CLKPOL = 0，CLK）或反相（CLKPOL = 1，nCLK）。

  • 具有 CLK 的 DFF：CLK 为上升沿触发，Q = D；否则 Q 不会改变。

  • 具有 nCLK 的 DFF：CLK 为下降沿触发，Q = D；否则 Q 不会改变。

  • 具有 CLK 的锁存器：当 CLK 为低电平时，Q = D；否则 Q 保持其先前的值（当 CLK 为高电平时，输入 D 对输出没有影响）。

  • 具有 nCLK 的锁存器：当 CLK 为高电平时，Q = D；否则 Q 保持其先前的值（当 CLK 为低电平时，输入 D 对输出没有影响）。

• 输出极性可配置，可设置为同相 (Q) 或反相 (nQ)。

表 7-8 和表 7-9 分别展示了 D 触发器和 D 锁存器的真值表。