ZHCSMI5A December 2019 – November 2020 TPS546D24A
PRODUCTION DATA
TPS546D24A 通过防止低侧 FET 在第一个 PWM 脉冲打开高侧 FET 之前强制 SW 节点为低电平,来限制启动期间预偏置输出电压的放电流。一旦 VOSNS 电压超过增加的基准电压并且高侧 SW 脉冲开始,TPS546D24A 会在每个 SW 周期内以较短的导通时间限制同步整流。最大低侧 MOSFET 导通时间会逐周期缓慢增加,直到超过 128 个开关周期并且同步整流器与高侧 MOSFET 完全互补。这限制了来自预偏置输出的电流灌入,并确保输出电压启动和斜坡至调节序列单调增加。
如果预偏置输出电压大于 Topic Link Label7.6.33,TPS546D24A 在完成 POR 且 VDD5 大于其自己的 3.9V UVLO 时立即响应,即使 EN/UVLO 或 PMBus Topic Link Label7.6.2 命令禁用了转换也是如此。