ZHCSTA1A September 2023 – June 2024 TPS6521905-Q1
PRODUCTION DATA
此部分介绍了数字引脚所需的外部连接。3.3V 或 1.8V VIO 电源通常用作需要外部上拉电阻的数字信号的电压电平。不过，也可以使用更高的电压（最高可达最大规格）。PMIC 上数字引脚的 VIO 电源必须与连接到处理器上的数字信号的 IO 域相同。EN/PB/VSENSE 的推荐上拉电阻为 100kΩ。可以根据系统要求计算 I2C 引脚的上拉电阻。所有其他数字引脚均可使用 10kΩ。
如果 GPIO、GPO1 或 GPO2 被分配到上电序列的第一个时隙以启用外部分立元件，它们可以上拉至 VSYS。
可从外部驱动 EN/PB/VSENSE 引脚来启用或禁用 PMIC。但是，如果应用没有专门用于驱动该引脚的外部信号，则可以将其上拉至 VSYS。
| 数字引脚 | 外部连接 |
|---|---|
| nINT | 开漏输出。需要外部上拉。 |
| nRSTOUT | 开漏输出。需要外部上拉。 |
| EN/PB/VSENSE | 当配置为 EN 时，该信号可由外部逻辑驱动，以启用或禁用 PMIC。 当配置为 PB 时，该信号需要将一个上拉电阻连接到 VSYS 引脚。按钮是可选的。 当配置为 VSENSE 时，该信号需要一个外部电阻分压器来监控前置稳压器。 |
| SDA | I2C 时钟信号。需要外部上拉。 |
| SCL | I2C 数据信号。需要外部上拉。 |
| GPIO | 当配置为 GPIO（适用于多 PMIC）时，该引脚与第二个 TPS6521905-Q1 PMIC 共享外部上拉电阻。 当配置为 GPO（适用于单 PMIC）时，需要外部上拉。 |
| GPO1 | 开漏通用输出。需要外部上拉。 |
| GPO2 | 开漏通用输出。需要外部上拉。 |
| VSEL_SD / VSEL_DDR | 输入数字引脚。必须在指定的 PMIC 电源轨斜升之前设置初始状态（上拉或下拉）。例如，如果该引脚用于设置 LDO1 上的电压，则必须在 LDO1 上电之前设置状态。 |
| MODE / STBY | 输入数字引脚。必须在上电序列完成之前设置初始状态（上拉或下拉）。 |
| MODE / RESET | 输入数字引脚。必须在上电序列完成之前设置初始状态（上拉或下拉）。 |