VDDP 必须由可提供所需功率的低阻抗外部电源独立供电。当存在 VDDP 电源且 CE 为逻辑高电平时，功率从初级侧传输到次级侧。将 EN 引脚设置为逻辑高电平或低电平会将 VDRV 置为有效或置为无效，从而分别启用或禁用外部开关。图 8-9 展示了正常运行所需的基本设置，其中需要 EN、VDDP 和 VSSP 信号。EN 最高可被驱动至 5.5V，通常由与 VDDP 位于同一电源轨上的电路驱动。在该示例中，TPSI310x-Q1 用于驱动采用共源极配置的背对背 MOSFET。交流开关应用或需要反向阻断的直流开关需要驱动背对背 MOSFET。C_VDDP 为 VDDP 电源提供所需的去耦电容。C_DIV1 和 C_DIV2 提供 VDDH/VDDM 电源轨所需的去耦电容，以提供峰值电流来驱动外部 MOSFET。

图 8-9 简化版原理图

图 8-10 展示了从启动到稳态条件的基本操作。

• 在 T1 时：VDDP 为器件上电。FLTn、ALMn 和 PGOOD 被置为低电平。
• 在 T2 和 T3 时：TPSI310x-Q1 开始在固定突发周期（典型值为 25μs）内将功率从 VDDP 传输到次级侧，从而开始对 VDDH 和 VDDM 次级侧电源轨充电。只要 VDDP 存在（并且 CE 保持高电平），功率传输就会继续。VDDH 完全充电所需的时间取决于多个因素，包括 VDDP、C_DIV1 和 C_DIV2 的值，从 VDDM 汲取的辅助负载大小以及总体功率传输效率。
• 在 T4、T5 和 T6 时：经过四个突发周期后，FLTn、ALMn 和 PGOOD 被释放并开始反映各自的状态。如果 VDDM 和 VDDH 均高于其 UVLO 阈值，则 PGOOD 置为高电平，否则继续被置为低电平。FLTn 和 ALMn 指示其比较器输出的状态。在该示例中、由于 FLTn_CMP 和 ALMn_CMP 连接到 VSSS，因此 FLTn 和 ALMn 置为高电平。状态指示器始终按照 FLTn、ALMn 和 PGOOD 的顺序传输，每个指示器之间的延迟大约为 400ns。
• 在 T7 和 T8 时：EN 被置为高电平，VDRV 被置为高电平。请注意，只有当 VDDH 和 VDDM 均高于其 UVLO 阈值时，VDRV 才会置为高电平。由于 FLTn、ALMn 和 PGOOD 指示器的延迟，VDRV 可能在 PGOOD 置为高电平之前置为高电平。

图 8-10 TPSI310x-Q1 典型启动（CE = VDDP，FLTn_CMP = 0，ALMn_CMP = 0）

图 8-11 展示了 VDDP、CE 和 EN 信号连接在一起的启动序列。

• 在 T1 时：VDDP 为器件上电。FLTn、ALMn 和 PGOOD 被置为低电平。
• 在 T2 和 T3 时：TPSI310x-Q1 开始在固定突发周期（典型值为 25μs）内将功率从 VDDP 传输到次级侧，从而开始对 VDDH 和 VDDM 次级侧电源轨充电。
• 在 T4 时：当 VDDH 和 VDDM 均高于其 UVLO 阈值时，VDRV 置为高电平。
• 在 T5、T6 和 T7 时：经过四个突发周期后，FLTn、ALMn 和 PGOOD 被释放并开始反映各自的状态。在该特定示例中，假设 VDDH 和 VDDM 电源轨在四个突发周期 (100μs) 下充电至超过 UVLO 阈值。在这种情况下，由于存在 PGOOD 延迟，PGOOD 在 VDRV 被置为高电平后置为高电平。

图 8-11 TPSI310x-Q1 典型启动（CE = EN = VDDP，FLTn_CMP = 0，ALMn_CMP = 0）

为了降低平均功耗，TPSI310x-Q1 以突发方式将功率从初级侧传输到次级侧。突发的周期是固定的，而突发开启时间由调节 VDDM 电压的控制环路在内部决定。突发开启时间根据 VDDM 电压的状态自动调整，从而优化给定负载条件的功率传输。在上电期间，器件以最高功率设置运行。这有助于快速为 VDDM 和 VDDH 电源轨充电。