在驱动器为提供适当的输出状态做好准备之前，UVLO 上升沿到输出之间存在上电延迟。对于 VCCI UVLO，此延迟定义为 t_{VCCI+ to OUT}（通常为 40µs），对于 VDD UVLO，此延迟定义为 t_{VDD+ to OUT}（通常为 5µs）。建议在驱动器的 VCCI 和 VDD 辅助电源准备就绪后，在启动 PWM 信号之前考虑适当的裕度。图 6-5 和图 6-6 展示了 VCCI 和 VDD 的加电 UVLO 延迟时序图。

如果 INA 或 INB 在 VCCI 或 VDD 超过其各自的导通阈值之前处于活动状态，则在 VCCI 或 VDD 超过其 UVLO 上升阈值后 t_{VCCI+ to OUT} 或 t_{VDDx+ to OUT} 之前，输出不会更新。但是，当 VCCI 或 VDD 收到的电压低于其各自的关断阈值时，在输出保持低电平之前，延迟小于 2µs，具体取决于电源引脚上的电压压摆率。这种不对称延迟旨在确保器件能够在 VCCI 或 VDD 断电期间安全运行。

图 6-5 VCCI 上电 UVLO 延迟