UCC21320-Q1 在两路输出 VDD 和 VSS 引脚之间的电源电路块具有内部欠压锁定 (UVLO) 保护功能。当 VDD 偏置电压在器件启动后低于 V_{VDD_ON} 或在启动后低于 V_{VDD_OFF} 时，无论输入引脚（INA 和 INB）的状态如何，VDD UVLO 功能都会使受影响的输出保持为低电平。

当驱动器的输出级处于未偏置或 UVLO 状态时，驱动器输出通过限制驱动器输出上电压上升的有源钳位电路保持低电平（如图 7-1 所示）。在这种情况下，上部 PMOS 被 R_Hi-Z 阻断，而下部 NMOS 栅极通过 R_CLAMP 连接到驱动器输出端。在该配置下，输出被有效地钳位至下部 NMOS 器件的阈值电压，当没有辅助电源时，该阈值电压通常约为 1.5V。

图 7-1 有源下拉特性的简化表示

VDD UVLO 保护还具有迟滞功能 (V_{VDD_HYS})。当电源存在接地噪声时，该迟滞可防止抖动。得益于此，该器件还可以接受偏置电压小幅下降，这种情况在器件开始切换和工作电流消耗突然增加时必然会发生的。

UCC21320-Q1 的输入侧还具有内部欠压锁定 (UVLO) 保护特性。除非电压 VCCI 在启动时超过 V_{VCCI_ON}，否则器件不会进入工作模式。当该引脚接收到低于 V_{VCCI_OFF} 的电压，信号将停止传输。另外，与用于 VDD 的 UVLO 相似，这里存在迟滞 (V_{VCCI_HYS}) 以确保稳定运行。

如果是 VDD，UCC21320-Q1 可承受的绝对上限是 30V；如果是 VCCI，可承受的绝对上限是 20V。