ZHCSKP2A March   2020  – August 2024 UCC21320-Q1

PRODUCTION DATA  

  1.   1
  2. 特性
  3. 应用
  4. 说明
  5. 引脚配置和功能
  6. 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级(汽车类)
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  功率等级
    6. 5.6  绝缘规格
    7. 5.7  安全限值
    8. 5.8  电气特性
    9. 5.9  时序要求
    10. 5.10 开关特性
    11. 5.11 绝缘特性曲线
    12. 5.12 典型特性
  7. 参数测量信息
    1. 6.1 传播延迟和脉宽失真度
    2. 6.2 上升至下降时间
    3. 6.3 输入和禁用响应时间
    4. 6.4 可编程死区时间
    5. 6.5 上电 UVLO 到输出延迟
    6. 6.6 CMTI 测试
  8. 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 VDD、VCCI 和欠压锁定 (UVLO)
      2. 7.3.2 输入和输出逻辑表
      3. 7.3.3 输入级
      4. 7.3.4 输出级
      5. 7.3.5 UCC21320 -Q1 中的二极管结构
    4. 7.4 器件功能模式
      1. 7.4.1 禁用引脚
      2. 7.4.2 可编程死区时间 (DT) 引脚
        1. 7.4.2.1 将 DT 引脚连接到 VCC
        2. 7.4.2.2 DT 引脚连接至 DT 和 GND 引脚之间的编程电阻器
  9. 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 设计 INA/INB 输入滤波器
        2. 8.2.2.2 选择外部自举二极管及其串联电阻
        3. 8.2.2.3 栅极驱动器输出电阻器
        4. 8.2.2.4 栅极至源极电阻器选择
        5. 8.2.2.5 估算栅极驱动器功率损耗
        6. 8.2.2.6 估算结温
        7. 8.2.2.7 选择 VCCI、VDDA/B 电容器
          1. 8.2.2.7.1 选择 VCCI 电容器
          2. 8.2.2.7.2 选择 VDDA(自举)电容器
          3. 8.2.2.7.3 选择 VDDB 电容器
        8. 8.2.2.8 死区时间设置指南
        9. 8.2.2.9 具有输出级负偏置的应用电路
      3. 8.2.3 应用曲线
  10. 电源相关建议
  11. 10布局
    1. 10.1 布局指南
    2. 10.2 布局示例
  12. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档
    2. 11.2 接收文档更新通知
    3. 11.3 支持资源
    4. 11.4 商标
    5. 11.5 静电放电警告
    6. 11.6 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

栅极驱动器输出电阻器

外部栅极驱动器电阻器 RON/ROFF 用于:

  1. 限制寄生电感/电容引起的振铃。
  2. 限制高电压/电流开关 dv/dt、di/dt 和体二极管反向恢复引起的振铃。
  3. 微调栅极驱动强度,即峰值灌电流和拉电流,以优化开关损耗。
  4. 降低电磁干扰 (EMI)。

节 7.3.4中所述,UCC21320-Q1 具有包含并联 P 沟道 MOSFET 和额外上拉 N 沟道 MOSFET 的上拉结构。组合的峰值拉电流为 4A。因此,可以使用以下公式来预测峰值拉电流:

方程式 3. UCC21320-Q1
方程式 4. UCC21320-Q1

其中

  • RON:外部导通电阻。
  • RGFET_INT:功率晶体管内部栅极电阻(参见功率晶体管数据表)。
  • IO+ = 峰值拉电流 – 4A、栅极驱动器峰值拉电流和基于栅极驱动回路电阻计算出的值之间的最小值。

在本例中:

方程式 5. UCC21320-Q1
方程式 6. UCC21320-Q1

因此,高侧和低侧峰值拉电流分别为 2.4A 和 2.5A。同样,可以使用以下公式来计算峰值灌电流:

方程式 7. UCC21320-Q1
方程式 8. UCC21320-Q1

其中

  • ROFF:外部关断电阻;
  • VGDF:与 ROFF 串联的反向并联二极管的正向压降。本例中的二极管为 MSS1P4。
  • IO-:峰值灌电流 – 6A、栅极驱动器峰值灌电流和基于栅极驱动回路电阻计算出的值之间的最小值。

在本例中:

方程式 9. UCC21320-Q1
方程式 10. UCC21320-Q1

因此,高侧和低侧峰值灌电流分别为 3.6A 和 3.7A。

重要的是,估算的峰值电流也受到 PCB 布局和负载电容的影响。栅极驱动器环路中的寄生电感可以减慢峰值栅极驱动电流并导致过冲和下冲。因此,强烈建议尽可能地缩小栅极驱动器环路。另一方面,当功率晶体管的负载电容 (CISS) 非常小(通常小于 1nF)时,峰值拉电流/灌电流取决于环路寄生效应,因为上升和下降时间太短,接近于寄生振铃周期。

如果不能将 OUTx 电压控制在数据表中的绝对最大额定值以下(包括瞬态),在某些情况下可能对器件造成损坏。若要减少过多的栅极振铃,建议在 FET 栅极附近放置一个铁氧体磁珠。存在扩展的过冲/下冲时,也可以使用外部钳位二极管,以便将 OUTx 电压钳位至 VDDx 和 VSSx 电压。