每当电源电压 VCCI 从低于下降阈值 V_{VCCI_OFF} 变为高于上升阈值 V_{VCCI_ON} 时，以及每当电源电压 VDDx 从低于下降阈值 V_{VDDx_OFF} 变为高于上升阈值 V_{VDDx_ON} 时，输出开始响应输入前会存在一些延迟。对于 VCCI UVLO，此延迟定义为 t_{VCCI+ to OUT}，最大值为 50µs。对于 VDDx UVLO，此延迟定义为 t_{VDD+ to OUT}，最大值为 10µs。TI 建议在驱动输入信号前留出一些裕量，以确保将驱动器 VCCI 和 VDD 偏置电源完全激活。图 7-7 和图 7-8 展示了 VCCI 和 VDD 的加电 UVLO 延迟时序图。

每当电源电压 VCCI 降至下降阈值 V_{VCCI_OFF} 以下，或者 VDDx 降至下降阈值 V_{VDDx_OFF} 以下时，输出会停止响应输入并在 ≤2µs 内保持低电平。这种不对称延迟旨在确保器件能够在 VCCI 或 VDDx 断电期间安全运行。

当 VCCI 断开，但 VDDx 存在时，输出会保持低电平；当 VDDx 断开时，器件会通过有源下拉功能将输出钳位至低电平。如需更详细的 UVLO 功能说明，请查看 节 8.3.1 部分。

图 7-7 VCCI 上电 UVLO 延迟

图 7-8 VDDA/B 上电 UVLO 延迟