UCC27524 器件的 VDD 引脚电源电路块具有内部欠压锁定 (UVLO) 保护特性。当 VDD 上升且电平仍低于 UVLO 阈值时，无论输入状态如何，该电路都会将输出保持为低电平。UVLO 通常为 4V，通常具有 300mV 的迟滞。当低 VDD 电源电压具有来自电源的噪声时，以及在系统开始进行开关、I_DD 突然增加的情况下 VDD 偏置电压下降时，该迟滞有助于防止发生抖动。它能够在低电压电平（如低于 5V）下运行，并具有出色的开关特性，尤其适合驱动新兴的 GaN 功率半导体器件。

例如，在上电时，如果使能引脚激活或悬空，UCC27524 驱动器器件输出会保持低电平，直到 V_DD 电压达到 UVLO 阈值。OUT 信号的幅度随 V_DD 的增加而增加，直到达到稳定状态 V_DD。图 8-2 中的运行表明，输出保持在低电平，直到达到 UVLO 阈值，然后输出与输入同相。

由于器件通过 VDD 引脚消耗电流，以便对所有内部电路进行偏置，因此，为了实现出色的高速电路性能，建议使用两个 VDD 旁路电容器来防止出现噪声问题。强烈建议使用表面贴装组件。必须将一个 0.1μF 陶瓷电容器放置在尽可能靠近栅极驱动器器件的 VDD 至 GND 引脚的位置。此外，必须以并联方式在非常靠近的位置连接一个具有相对较低 ESR 的更大电容器（例如 1μF），以帮助提供负载需要的高电流峰值。电容器的并联组合具有低阻抗特性，以便在应用中实现预期的电流电平和开关频率。

图 8-2 使同相驱动器上电