UCC27614-Q1 器件的输入与基于 TTL 的阈值逻辑兼容，并且输入与 VDD 电源电压无关。在典型高电平阈值为 2V 并且典型低电平阈值为 1V 的情况下，可以使用从 3.3V 或 5V 逻辑获取的 PWM 控制信号方便地驱动逻辑电平阈值。与传统的 TTL 逻辑实现（其中的迟滞通常小于 0.5V）相比，更宽的迟滞（通常为 1V）可提供增强的噪声抗扰度。该器件还能够对输入引脚阈值电压电平进行严格的控制，从而减缓系统设计考虑因素，并确保在整个温度范围内稳定地运行。这些引脚上的极低输入电容（通常小于 8pF）可减小负载并增大开关速度。

该器件具有一项重要的保护功能，借助该功能，只要输入引脚处于悬空状态，输出就会保持在低电平状态。这是通过输入引脚上的内部上拉或下拉电阻器来实现的，如简化的功能方框图所示。在某些应用中，由于偏置电源时序的差异，不同器件会在不同的时间上电。这可能导致控制器的输出处于三态。控制器的该输出连接到驱动器器件的输入。如果驱动器器件没有下拉电阻器，则驱动器的输出可能会错误地变为高电平并损坏开关电源器件。

驱动器的输入级最好应由具有较短上升或下降时间的信号进行驱动。只要将驱动器与缓慢变化的输入信号配合使用，尤其是在器件位于独立的子板上或 PCB 布局具有长输入连接布线的情况下，就必须小心谨慎：

• 由于驱动器输出以及电路板布局布线寄生效应而导致的高 dI/dt 电流可能会导致接地反弹。由于该器件只有一个 GND 引脚，而该引脚可能将电源接地作为基准，因此这可能会影响输入引脚和 GND 之间的差分电压并触发意外的输出状态变化。由于 17.5ns 的快速传播延迟，这可能最终导致高频振荡，从而增加功率耗散并导致受损的风险。
• 与大多数其他行业标准驱动器相比，1V 输入阈值迟滞可以提高噪声抗扰度。

强烈建议在驱动器的输出端和功率器件之间添加一个外部电阻，而不是在输入信号上增加延迟。这还限制了功率器件的上升或下降时间，从而减少了 EMI。该外部电阻器还提供了一个额外的优势，即降低栅极驱动器器件封装中与栅极电荷相关的部分功率耗散，并将其转移到外部电阻器自身中。

最后，由于独特的输入结构允许在输入和使能引脚上提供负电压能力，因此在以下应用中必须小心：

• 输入或使能引脚会切换至振幅 > 15V。
• 输入或使能引脚在 dV/dt > 2V/ns 的情况下进行切换。

如果出现这两种情况，请为所切换的引脚添加一个 150Ω 串联电阻，以限制流经输入结构的电流。