2 비반전 증폭기

이상적 연산 증폭기가 그 자체로서 매우 유용하지는 않습니다. 유한한 입력 신호가 무한대의 출력을 발생시키기 때문입니다. 이상적인 연산 증폭기 주변에 외부 부품을 연결함으로써 유용한 증폭기 회로를 구축할 수 있습니다. 그림 2-1는 기본적인 연산 증폭기 회로로서, 비반전 증폭기를 보여줍니다. 삼각형 게인 블록 기호를 사용해 이상적인 연산 증폭기를 나타냅니다. + (Vp)로 표시되어 있는 입력 단자는 비반전 입력이라고 하며, – (Vn)은 반전 입력을 나타냅니다.

그림 2-1 비반전 증폭기

이 회로를 이해하기 위해서는 입력 전압 V_i와 출력 전압 V_o 사이의 관계식을 도출해야 합니다.

입력으로 부하 효과가 없다는 것을 상기한다면 다음과 같습니다.

V_nVn에서의 전압은 V_o로부터 저항 네트워크 R₁과 R₂를 거쳐서 도출할 수 있습니다. 그러므로 다음과 같습니다.

방정식 22.

여기서,

방정식 23.

파라미터 b를 피드백 계수라고 합니다. 출력 중에서 입력으로 피드백되는 부분을 지칭하기 때문입니다.

이상적 모델을 상기하면 다음과 같습니다.

이 공식을 치환해서 다음과 같은 공식을 얻을 수 있습니다.

그러면 이 공식을 정리해서 다음을 얻을 수 있습니다.

방정식 16.

이 결과를 보면, 그림 2-1의 연산 증폭기 회로가 이득 A인 증폭기라는 것을 알 수 있습니다. V_i와 V_O의 극성이 동일하므로, 이 증폭기를 비반전 증폭기라고 합니다.

A는 연산 증폭기 회로의 폐쇄 루프 이득이고, a는 개방 루프 이득입니다. 곱 ab를 루프 이득이라고 합니다. 이 이득이 비반전 입력에서 시작해서 연산 증폭기와 피드백 네트워크를 거쳐서 시계방향 루프로 전달됩니다.