4 연산 증폭기 회로 개략도

실제 연산 증폭기는 이상적이지 않고 한계점들을 갖습니다. 그림 4-1의 연산 증폭기 회로 개략도를 사용해서 이러한 한계점들을 논의하겠습니다.

그림 4-1 간소화된 연산 증폭기 회로 다이어그램

이 회로 개략도는 통상적인 연산 증폭기의 기본적인 세 부분을 포함합니다.

• 입력 스테이지
• 이차 스테이지
• 출력 스테이지

입력 스테이지는 입력 차이 V_p - V_n을 증폭하고 이것을 싱글 엔디드 신호로 변환합니다. 이차 스테이지는 신호를 추가적으로 증폭하고 주파수 보상을 합니다. 출력 스테이지는 출력 구동 기능을 합니다.