신호가 연산 증폭기의 내부 회로를 통해 전파되는 데 걸리는 시간은 한정되어 있습니다. 따라서 출력이 입력에서 단계 변화에 반응하는 데 일정 시간이 걸립니다. 또한 통상적으로 출력이 목표 값보다 높게 오버슈트를 일으키고, 감쇠 발진이 일어나고, 최종적으로 지정된 값으로 안정화합니다. 정착 시간(ts)은 출력 전압이 단계 입력에서 주어진 최종 값의 지정된 백분율 내로 안정화되는 데 필요한 시간입니다. 그림 5-13는 이것을 보여줍니다.

그림 5-13 안정화 시간

안정화 시간은 신호가 빠르게 변화하는 데이터 포착 회로로 설계 문제가 될 수 있습니다. 예를 들어서 연산 증폭기에 이어서 다중화기를 사용해서 입력을 아날로그-디지털 컨버터로 버퍼링하고자 하는 경우를 들 수 있습니다. 다중화기가 채널을 변경할 때 연산 증폭기 입력으로 스텝 변화가 일어날 수 있습니다. 그러면 아날로그-디지털 컨버터가 신호를 샘플링하기에 앞서 연산 증폭기 출력이 특정한 허용오차 이내로 안정화해야 합니다.