节点器件在收到 Ping 数据包后，必须根据节点中器件的顺序，在一定的延迟后生成 EPWM 同步信号。在随工程一同提供的 fsi_daisy_epwmsync_node.syscfg 文件中完成延迟配置。如#GUID-BA7F8910-7A9C-4E4C-96D4-231157C31F19 中所示，必须使用“Counter0”选项卡下可配置逻辑块 (CLB) 中的计数器值“match”来完成配置。FSM 块包含的逻辑是，一旦获得 Ping 数据包接收信号，在匹配计数延迟后生成 EPWM 同步输入信号。使用 CPU1_CLB 构建配置构建工程后，可在该工程的“syscfg”选项卡下的 clb.html 文件中看到使用 sysconfig 文件完成的 CLB 配置，如#GUID-C2DE142A-1600-4054-8E46-359E2F9791A6 所示。

与主控器件类似，用户可以使用 EPWM_TIMER_TBPRD 作为频率、使用 EPWM_CMPA_VALUE 作为 EPWM1A 占空比以及使用 EPWM_CMPB_VALUE 作为 EPWM1B 占空比，为相应节点配置 EPWM 频率和占空比。

F28004x 和 F28002x 的 CLB 配置略有不同。F28004x 器件必须通过 EPWM XBAR 将 CLBx_OUT 路由到 FSITX 外部触发器连接件，而 F28002x 器件已更新为将 FSITX 外部连接件直接连接到 CLBx_OUT。用户可以参阅器件参考手册，了解具体信息。