• 测试条件

  器件 1 发送数据 -> 器件 2 接收数据 -> 器件 2 CPU 将 RX 数据移至 TX 缓冲区和寄存器 -> 器件 2 通过将接收到的数据转发回至器件 1 的软件触发 FSI TX -> 器件 1 接收返回的数据，CPU 验证这些数据是否与最初发送的 TX 数据相匹配。

• 测试案例

  8 个字的数据长度，2 条数据线，TXCLK = 50MHz，启用设置 ①（表 5-1）。

在测试中，当通信期间发生特定事件时，会在软件内翻转通用输入/输出 (GPIO)，并使用示波器对其进行测量以获取相应的时序数据。在#ID-7CD0D2B9-E0CF-4048-E67C-7DA3F4712D86中，绿色信号表示器件 1（主控器件）的 GPIO 翻转，品红色信号表示器件 2（节点器件）的 GPIO 翻转。

图 5-3 采用 CPU 控件的数据传输测试

根据#ID-7CD0D2B9-E0CF-4048-E67C-7DA3F4712D86中所示的结果，获取的数据传输时间大约为 1.4µs。为了计算传输速度，应考虑总数据长度。表 5-2 显示了数据帧的通用结构，该结构可以分为两部分：有效数据位和开销位。

• 有效数据位：包括 8 位用户数据、16 位数据字和 8 位 CRC 字段
• 开销位：包括前同步码、SOF、帧类型、EOF 和后同步码字段

因此，理论上可以得出 8 个字的理想传输时间，如表 5-3中所示。

应该注意的是，两条数据线仅适用于有效数据位，因此一个 FSITXCLK 周期提供 4 个有效数据位，而一个 FSITXCLK 周期仅提供 2 个开销位。因此，8 个数据字需要 48 个 FSITXCLK 周期，从而可以计算出传输时间，如#EQUATION-BLOCK_LRC_5FS_SQB中所示。

因此，理论传输速度为 175Mbps（168/0.96µs），而测试速度为 120Mbps，传输时间为 1.4µs，这是由于测试的传输时间包括进入 ISR（用于翻转 IO 引脚）以及隔离器、收发器、电缆等引入的延迟。如果改为一条数据线，则理论传输速度为 100Mbps，而测试速度为 80Mbps，传输时间为 2.1µs。

#ID-7CD0D2B9-E0CF-4048-E67C-7DA3F4712D86的另一个发现是，使用 FSI driverLib 函数在节点器件中将数据从 FSIRX 缓冲区移至 FSITX 缓冲区需要一些时间，该时间大约为 4.9µs。这将是区分后续部分所示 DMA 控制和硬件控制的关键因素。