系统开发人员目前看重的是数据转换器可实现更高的数据速率，而非 SERDES 接口速率的显著提升。表 4-1 比较了典型数据转换器设置的 SERDES 速率差，其中一个通道支持一对 I/Q 样本流（一个数据转换器的 LMFS 为 12410）。每个 I 或 Q 样本流的典型电信工作速率为 491.52MSPS。

系统开发人员可从表 4-1 中得出结论：

1. 64B/66B 编码选项将 SERDES 速率降低约 17.5%。这种程度的 SERDES 速率的降低足以实现将较低速率的 SERDES IP 类捆绑到 FPGA/ASIC 或数据转换器器件，同时提供与 8B/10B 编码选项相同的吞吐量。
2. SERDES 速率与数据转换器速率（即基带速率）之比揭示了 SERDES PHY 的设备时钟和时钟比率设置以及信号链中的数字逻辑（即 FIR、数字混频器和数控振荡器）。8B/10B 选项为时钟分频器设置提供了一个具有灵活公分母的比率。这未必适用于 64B/66B 编码，但实际的 FPGA/ASIC 固件或数据转换器设计需要具有合适的齿轮箱设置以适应该比率。