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6.1 这对系统开发人员而言意味着什么？

如果 FPGA/ASIC 开发基于 JESD204B，并且系统需要迁移到 64B/66B 或 64B/80B 编码选项，则系统开发人员需要基于 JESD204C 64B/66B 和 64B/80B 编码的新链路层开发新的 IP。64B/66B 和 64B/80B 编码的新握手协议并非基于 8B/10B 编码，而是基于新架构。
64B/66B 和 64B/80B 编码链路层选项不需要 ~SYNC 等握手信号。JESD204C 文档未规定实际 J-RX 链路建立之前和之后的 J-TX 数据要求。系统开发人员需要（通过硬件或软件）在系统中的 JESD204C 层之上添加一个额外的控制层，以处理 J-RX 建立之前和之后的过渡阶段。此外，必须发送来自 J-RX 的警报信号以指示链路建立和链路错误。以下是其他处理过程的示例。
1. 除了链路层级别之外，J-RX 物理层中的 SERDES 接收器也需要 CTLE 和 DFE 适配过程。CTLE 和 DFE 适配过程要求 J-TX 从调制解调器发出准随机信号（例如 PRBS）或随机度高的流量信号。J-RX 一定要（可能通过更高级别的主机）与 J-TX 正确通信，以便 J-TX 可以向 J-RX CTLE 和 DFE 适配发送合适的练习模式。
2. 在 J-RX 作为发送器信号链中数模转换器 (DAC) 的应用中，J-TX 会需要在建立 J-RX 链路之后且实际传输之前的某些时间段内发送零流。这可能会清除 DAC 数字链中在系统启动期间发生的随机模式。系统开发人员需要设置一段时间（在用于 CTLE 和 DFE 适配的练习信号之后），在实际传输到发送器链的其余部分（即前置放大器、功率放大器和天线）之前发送零流，以清除 DAC 数字链。该时间通常大于 DAC 数据路径的延迟。
3. 8B/10B 扰频器排在第 15 位，可自动同步。在某些情况（例如基带数据为长的零流）下，扰频器将输出初始扰频数据，然后输出数据的重复副本。这种情况会导致 CTLE 和 DFE 发生电磁干扰 (EMI) 或适配不良。一个典型的示例是系统中发生信号被时间门控的现象（即时域双工或 TDD 系统）。解决此问题的一种方法是重新插入定期播种信号，以再次激发扰频器。例如，在常见电信系统中，这是数据帧之间的周期性导频信号。64B/66B 和 64B/80B 编码中的数据流由排在第 58 位的扰频器进行扰频，这也是自动同步的。排在第 58 位的扰频器出现重复数据的可能性显著降低，这是更新后的扰频器方案设计使然，但仍可能出现这种错误。系统开发人员需要评估基带信号特性，并使用文档扰频器模型来确定是否需要借助周期性的播种信号来降低 EMI 和 CTLE/DFE 适配不良的风险。
一些开发人员仍倾向于使用专用握手协议和适当 sync_request 信号（例如 ~SYNC）来指示链路建立。专用握手周期使开发人员能够规划 SERDES 均衡协商，并使其他系统启动以实现更好地流动。此外，在发送器链中使用了 DAC 的应用中，当 JESD204 链路断开时，sync_request 信号可以提供信号的确定性门控。信号的这种确定性门控对于发送器链至关重要，可防止错误信号传播到信号链的其余部分，并可实现无线传播。在这些情况下，JESD204 8B/10B 编码是更合适的选项。
表 4-1 强调了齿轮箱比率的重要性。8B/10B 编码下的 SERDES 与数据转换器之比为 40，而 64B/66B 编码下的这一比率为 33。在两种编码选项之间进行选择时，开发人员需要考虑各种 IP 内核所需的时钟和参考时钟的生成。64B/66B 编码的效用会产生额外的限制。尽管 64B/80B 编码可提供与 8B/10B 编码相同的兼容性，但它无法提供与 64B/66B 选项相同的高效编码。