3 超低抖动的设计

现在，我们重点讨论如何在 ADC 时钟源上获得尽可能低的抖动。图 3-1 所示为输出频率为 2949.12MHz 时的相位噪声图。黑线是闭环相位（锁相环）噪声，而红线是开环（自由运行的 VCO）相位噪声。同样，PLL 噪声由闪烁噪声分量（灰线）和平坦的 PLL 本底噪声分量（蓝线）组成。这两条线的总和就是 PLL 噪声。环路带宽（相位噪声开始滚降的地方）大约为 100kHz 偏移。如果该环路带宽很低，则 VCO 噪声会推入到较低的偏移相位噪声中，而如果环路带宽很高，则会将 PLL 相位噪声推入到 VCO 区域中。通常情况下，为了设计具有超低抖动的环路滤波器，PLL 噪声模型与 VCO 相交的位置是理想位点（在本例中为 120kHz 左右）。该环路带宽取决于时钟源的环路滤波器元件，在本例中为射频合成器（集成 PLL + VCO）。

图 3-1 具有 58fs 抖动的 2949.12MHz 采样时钟