4 影响抖动的因素

合成器的相位噪声主要来自锁相环 (PLL) 和压控振荡器 (VCO) 。通过数据表上的一些规格参数可了解能够实现多低的抖动，即标准化 PLL 本底噪声（PLL 品质因数）、标准化 PLL 闪烁噪声（按 10dB/十倍频变化）和 VCO 开环相位噪声相关规格参数。Equation3Equation4PLL 品质因数和闪烁噪声的计算方式请见 和。Equation3根据 中显示的关系可以看到，将 fPD 加倍，会使 [20 × log] 分量减少 6dB，并使 [10 × log] 分量增加 3dB，因此总的 PLL 平坦噪声总计减少 3dB。这是改善 PLL 产生的相位噪声的方法之一。

Equation3.

其中

• fPD 是合成器的相位检测器频率
• fVCO 是压控振荡器频率

Equation4.

图 4-1在 中，黑线是具有 58fs 抖动的原始相位噪声。但是，如果 PLL 相位噪声更严重（如红线的平坦部分所示），则抖动会上升（在本例中为 78fs）。VCO 相位噪声也有很大的影响。观察灰线可以看到，在本例中已降级的 VCO 相位噪声使抖动增加到了 110fs。通过选择在这两个方面均具有良好性能的器件，然后精心设计合成器的环路滤波器以在环路带宽附近获得出色的相位噪声响应，即可优化最低抖动，为 ADC 提供卓越的 SNR 时钟。

图 4-1 PLL 和 VCO 的相位噪声贡献

还需要考虑改善合成器在信号幅度中的抖动，因为这种抖动会影响本底噪声，进而影响较高偏移引起的抖动。通过 Leeson 方程可以观察到这种行为；其中，本底相位噪声水平随输出功率的变化而变化，其变化幅度为信号源的 (1/Ps)。图 4-2在某些时间点，时钟源的本底噪声将占主导地位，并且没有进一步的改善（在 中大约为 0dBm）。所设计的时钟源的幅度应至少达到该水平。因此，合成器器件最好具有非常低的本底噪声并支持更高的输出功率以达到该本底噪声水平。正如在较早的抖动积分范围部分中所讨论的，上限范围越高，这种高偏移相位噪声对总体抖动的影响越大。

图 4-2 采样时钟幅度