APLL（或清理 PLL）是一个闭环 PLL，其将 40Mhz 参考时钟作为输入并生成处理器、数字逻辑以及 ADC、DAC 和 FMCW 合成器所需的时钟。在 AWR2944/43 中，ADC、DAC 和 FMCW 合成器由 APLL 运行；器件中的数字处理器由 ADPLL 运行。进行 APLL 校准是为了保持系统时钟始终锁定在恒定频率，不论工艺和温度如何。它是在 RF 初始化阶段通过测量 VCO 的控制电压和调整 VCO 调谐来完成的。

这在运行时会周期性地递增重复，以考虑温度漂移。当最后一次校准结果的时间超过 1 秒时，将触发运行时 APLL 校准。由于系统时钟的重要性，用户不能禁用 APLL 校准，且校准周期也不是用户可控的。用户在对帧时序进行编程时应考虑此校准时间。