下行链路路径比上行链路路径通常需要更大的带宽，因此根据 TX 基带采样率，下行链路路径和反馈路径只有一个选择，而上行链路有两种方式可选。其中一种就是，两条上行链路路径使用两条 SERDES 通道。在此用例中，上行链路的 SERDES 通道速率采用半速率模式。另一方面，可以提高上行链路的 SERDES 通道速率，这同样可以实现达 10Gbps 的 SERDES 通道速率。与案例 1 相比，这种配置会使 SERDES 通道数量减少。

从功耗和电路板布局方面来看，系统设计人员可能更喜欢案例 2，因为该案例使用的 SERDES 通道较少。虽然 14810 的 JESD 模式将两个复杂数据流封装到一个 SERDES 通道中，但 FPGA 应支持正确解包，以避免 I 和 Q 之间或两条上行链路路径之间发生数据交换。根据 FPGA 端 JESD/SERDES 的可用特性，即使案例 1 是异构 SERDES 案例，需要更多 SERDES 通道，系统工程师也可能更喜欢实现该案例。