在 AFE77xx 集成式收发器中，可使用外部 GPIO 于 TDD 期间切换发送器、反馈和接收器的待机和工作模式。进行 TDD 切换有两方面的目的：

1. 在必要的时段只激活必要的块，并将不必要的块置于待机模式，以减少器件的整体功耗。例如，在 DL 时段，AFE77xx 中的流量接收器可置于待机模式。而在 UL 时段，流量发送器和 FB 接收器可置于待机模式。TI 将各块的唤醒和待机时间设计在 2µs 之内，短于各种 TDD 情况下的典型保护频带。
2. 在 JESD204B/C 串行链路中，流量接收器和 FB 接收器均有有效的 SERDES 发送器通道（STX1 到 STX8），时间段中可共享 STX 通道，以减少高速 SERDES 端口的整体使用情况。这样可减少系统整体成本，因为可减少所需 SERDES 通道的数量。

表 5-1 所示为 AFE77xx 在 TDD 模式下使用的外部 GPIO。共有 5 个 GPIO 用于在下行链路和上行链路 TDD 模式之间进行切换：TXEN1、TXEN2、RXEN1、RXEN2 和 1FBEN。

对 TDD GPIO 的控制并不相互排斥，因此上行链路和下行链路模式可以同时处于待机或工作状态。例如，在一些特殊应用场合，整体流量很少（例如在远程区域的夜间时段，无线电的一些通道可置于节能模式）。

在减少 SERDES 高速端口整体数量方面，FB 和 RX ADC 可以分时使用 SERDES 通道，从而有效减少在 FPGA 和 AFE77xx 中使用的 SERDES 资源。SERDES 通道上的信息可根据 RXEN1/RXEN2 和 1FBEN GPIO 的状态在反馈 ADC 和接收器 ADC 之间动态切换。表 5-2 对此进行了总结。