在 DDR4 之前，输出缓冲器为推挽式 CMOS 缓冲器。它们在驱动低电平时灌入电流并在驱动高电平时拉出电流。然后，它们端接至中级戴维南电阻来获得出色的功率传输和信号完整性。遗憾的是，每次在高电平或低电平条件下启用缓冲器时，这都会导致电流的产生和功率消耗。伪开漏 (POD) 是一种负载处终端 ODT 仅连接到 VDDQ 的连接类型。POD 连接仅在驱动低电平时消耗功率，因此可以降低功耗。在 DDR4 中，PHY（用于读取）和 SDRAM（用于写入）在所有数据组引脚内部提供这些 VDDQ 终端。

在采用 POD 终端的连接上，信号不同于之前 DDR 连接上的信号，那时数据组信号从 VSS 传输到 VDDQ 并根据中位基准电压进行采样。高电平电压仍为 VDDQ。不过，现在根据驱动阻抗和 ODT 电阻计算低电平。如果这两者都设置为 50Ω，则低电平电压现在为 VDDQ/2。然后，为了获得出色的性能，采样电压需要位于这两个电压的中间，即等于 3/4*VDDQ。