此部分的每个参数的其他详细信息可以在下述列表中找出：

1. VREF 控制：
   1. VREF 范围（DQ 或 CA）：此参数对应于 DQ 信号的 MR14[6] 以及命令/地址信号的 MR12[6]，并定义了各自信号使用的 VREF 范围。
   2. VREF（DQ 或 CA）：此参数对应 DQ 信号的 MR14[5:0] 以及命令/地址信号的 MR12[5:0]，并定义了目标参考电压电平，作为 I/O 电压的百分比。
2. 驱动强度：
   1. 下拉 (PDDS)：此参数对应于 LPDDR4 存储器的 MR3[5:3] 并定义了读取周期内 DDR 数据 (DQ) 和频闪 (DQS) 引脚的驱动强度。如GUID-4B78B8B7-300A-435E-B1BA-B14DBD2B65BB.html#GUID-4B78B8B7-300A-435E-B1BA-B14DBD2B65BB中所述，应当基于 I/O 模型设置选择合适的值以实现最佳的模拟结果。
   2. 上拉校准：此参数对应于 LPDDR4 存储器的 MR3[0] 并定义了读取周期内的目标 VOH。建议将此参数保持为默认的“VDDQ / 3”。
3. 端接：
   1. CA ODT 禁用：此参数对应于 LPDDR4 存储器的 MR22[5]。当将此参数设置为“Disable”（禁用）时，无论在 MR11 中是如何配置端接的或 ODT_CA 引脚处于何种状态，命令/地址引脚的端接被禁用。当将此参数设置为“ODT_CA Bond Pad”时，命令/地址引脚的端接将根据 MR11 配置和 ODT_CA 引脚进行配置。建议将此参数保持为默认的“ODT_CA Bond Pad”。
   2. CK ODT 覆盖：此参数对应于 LPDDR4 存储器的 MR22[3]。当设置为“Enable”（启用）时，无论 ODT_CA 引脚如何，时钟端接都由 MR11 配置决定。如果 CA 总线在两个等级之间共享，但时钟未共享，此参数用于启用时钟上的端接。由于 Jacinto 7 处理器在不同等级之间共享 CA 总线和时钟，建议将此参数保持为默认值“Disable”（禁用）。
   3. CS ODT 覆盖：此参数对应于 LPDDR4 存储器的 MR22[4]。当设置为“Enable”（启用）时，无论 ODT_CA 引脚如何，芯片选择端接都由 MR11 配置决定。如果 CA 总线在两个等级之间共享，但芯片选择未共享，此参数用于启用芯片选择引脚上的端接。由于 Jacinto 7 处理器在不同等级之间共享 CA 总线但只有唯一的芯片选择信号，建议将此参数保持为默认值“Enable”（启用）。
   4. CA ODT：此参数对应于 LPDDR4 存储器的 MR11[6:4] 并定义了 LPDDR4 存储器的命令/地址引脚的端接。如GUID-4B78B8B7-300A-435E-B1BA-B14DBD2B65BB.html#GUID-4B78B8B7-300A-435E-B1BA-B14DBD2B65BB中所述，应当基于 I/O 模型设置选择合适的值以实现最佳的模拟结果。
   5. DQ ODT：此参数对应于 LPDDR4 存储器的 MR11[2:0] 并定义了 WRITE 周期内 LPDDR4 存储器的数据 (DQ)、数据掩码 (DM) 以及频闪 (DQS) 引脚的端接。如GUID-4B78B8B7-300A-435E-B1BA-B14DBD2B65BB.html#GUID-4B78B8B7-300A-435E-B1BA-B14DBD2B65BB中所述，应当基于 I/O 模型设置选择合适的值以实现最佳的模拟结果。
   6. SOC ODT：此参数对应于 LPDDR4 存储器的 MR22[2:0] 并定义了处理器/DDR 控制器的端接。此参数必须配置为与 3 中所定义的端接匹配。