根据图 4-2 和图 4-3 中的结果，可以得出转换延迟 t_CL 的近似值，如方程式 14 所示：

其中

• x 是 sinc 滤波器阶数，即表示法 sinc^x 中的 x

节 2中介绍的 ADS1261 转换延迟表说明了该关系。例如，使用 sinc¹ 滤波器时，20SPS ODR 的转换延迟为 50.43ms，约为 1 / ODR。相比之下，使用 sinc³ 滤波器时，延迟为 150.4ms，约为 3 / ODR。不过，ADC 开销时间或可编程延迟等其他因素可能导致此关系出现偏斜。本文档将通篇详细介绍这些因素。

实际的 ADC 还可以看到数字滤波器对阶跃输入的响应行为。图 4-4 重现了 ADS1261 数据表中的图像，其中显示了当向单个输入通道施加阶跃输入（黑色）时，数据就绪 (DRDY) 引脚和 sinc³ 输出（蓝色）的响应情况。

对于图 4-4，需要注意的是阶跃输入（红色所示）后立即生成的两个转换结果是旧数据和新数据的混合。不过，DRDY 仍会从高电平转换到低电平，以指示新的转换结果已就绪，尽管这些结果都包含不稳定的数据。换句话说，ADC 不会检测何时向选定通道施加了阶跃输入。相反，Δ-Σ 调制器会继续对输入进行采样，而且不管模拟信号是否发生重大变化，数字滤波器都会处理此信息。如图 4-4 所示，ADS1261 需要一些额外的 DRDY 转换，才能生成稳定的转换结果（绿色），具体取决于所选的滤波器类型。最后，用户必须手动确定阶跃输入，然后忽略后续的 DRDY 转换，直到稳定的转换结果变为可用。

另外还务必要考虑阶跃变化是否发生在转换过程期间，这可能导致额外的转换延迟。图 4-5 显示了就在转换周期 N+1 之前 单个通道 (CH1) 上发生的阶跃输入。图 4-6 显示了输入阶跃发生在转换周期 N+1 期间时的相同响应。

如图 4-6 所示，当阶跃输入发生在转换过程期间时，sinc³ 滤波器实际上需要四个转换周期才能生成稳定的转换结果。之所以出现此额外延迟，是因为第一个数字滤波器级包含模拟输入为 –FS 和 +FS 时的采样数据。此信息实际上对准确地重现输入信号并无帮助，而且需要完全退出数字滤波器后，稳定的转换结果才会变为可用。对于 sinc³ 滤波器，这需要三个完整的转换周期，稳定的数据才会出现在第四个转换周期结束时。

方程式 3 将考虑因素应用到方程式 14 并提供了模拟输入在转换过程中发生显著变化时 t_CL 的近似值：

其中

• x 是 sinc 滤波器阶数，即表示法 sinc^x 中的 x

为了避免读取不稳定的转换结果并增加转换延迟，请确保输入信号已稳定至其最终值，然后再开始转换过程。