表 8-8 列出了用于确定示例 4 中周期时间的系统参数：

示例 4 将所有系统参数都保留为与示例 3 中相同，不过 4.096MHz 的默认时钟频率 f_CLK 已经更改为 3MHz 的新时钟频率 f_{CLK_NEW}。该选择直接影响转换延迟和可编程延迟，并间接影响 ODR。

虽然本文档中并未显示，但是 ADS124S08 数据表标明了使用低延迟 滤波器且 ODR = 1000SPS 时第一次转换延迟 t_FC 为 296 ∙ t_MOD 个周期。使用以 t_MOD 个周期而非毫米表示的转换延迟可以简化计算，因为 t_MOD 周期数与时钟频率无关。

296 ∙ t_MOD 个周期的转换延迟包括 ADC 开销，但不包括可编程延迟 t_DELAY。使用 t_DELAY = 14 ∙ t_MOD 的默认值时，第一次总转换延迟 t_{FC_TOTAL} 由方程式 18 计算得出：

接着，方程式 19 计算了使用 ADS124S08 时以 f_{CLK_NEW} 表示的一个 t_MOD 周期：

当 f_{CLK_NEW} = 3MHz 时，t_MOD = 5.33µs。因此，t_{FC_TOTAL} = 310 ∙ 5.33µs = 1.652ms

最后，由于斩波技术，因此无需考虑额外的延迟。方程式 21 使用从方程式 20 得到的单通道扫描时间 t_CH 来计算周期时间 t_CYCLE。这假定用户在上个转换结果就绪后立即在每个通道上开始下一次转换。

最终，本示例中 6 个转换结果的周期时间为 9.912ms。图 8-4 显示了给定设计参数下示例系统的时序图。

图 8-4 示例 4 的时序图