ZHCABZ7C October 2015 – April 2024 DP83867CR , DP83867CS , DP83867E , DP83867IR , DP83867IS
验证频率和信号完整性。为了实现链路完整性,时钟必须为 25MHz ±50ppm。
如果使用晶体作为时钟源,则探测 CLK_OUT 信号。探测晶体可以改变容性负载,从而改变工作频率。CLK_OUT 上的默认信号是 XI 基准的缓冲版本,将提供代表性测量。