2 RTG4 上电和断电要求

上电要求基于 VDDPLL 和 SERDES_x_Lyz_VDDAIO 电压轨制定。如需不考虑任何上电时序要求，唯一方法是使 RTG4 处于复位状态（使 DEVRST_N 有效），直到 VDDPLL 电源达到建议的最低电平，并将 SERDES_x_Lyz_VDDAIO 电源连接到 VDD。但是，如果做不到这一点，则需要对 RTG4 电压轨进行正确的时序控制。在这种情况下，适用以下要求：

• VDDPLL 一定不能是最后一个斜升电源，并且必须在最后一个电源（VDD 或 VDDIx）开始斜升之前达到其最低建议电平。
• VDD 内核和 SERDES IO 必须并联上电。

在断电或 DEVRST_N 有效期间，对于每个无法承受输出干扰的临界输出，如果使用一个外部 1kΩ 下拉电阻器，则没有断电要求。

Microsemi 有一个开发套件，用于演示 RTG4 的功能并加快软件开发。此开发板的配电如图 2-1 所示。在此设计中，Microsemi 使用复位监控器，在 3.3V、10A 稳压器出现后，可将 FPGA 保持在复位状态约 150ms。这样在器件开始运行之前，所有电源轨都有足够的时间达到稳压状态，无需上电序列。图 2-2 中的示波器图显示了器件保持复位状态时，启动时的主电源轨。在复位监控器释放低电平有效复位信号之前，所有电压轨同时出现并达到建议的工作点。

图 2-1 RTG4 开发板配电

图 2-2 RTG4 开发板启动序列