表 2-6 和表 2-7 列出了 DQ、DQS、CA 和 CLK 所需的互连延迟。列为“典型”的值仅是建议值。任何最小值/最大值都是必需的。一个关键要求是确保 CK 延迟大于任何 DQS 延迟。DQSx 延迟也应小于其各自 BYTEx 中的 DQ/DM 延迟。考虑整个系统，从 SOC 芯片焊盘到 PCB，再到存储器封装的引脚。