图 4-2 展示了按专用 ADC 概念中所述重新排列示例系统后对前几个稳定周期进行仿真的设置。这里将使用 100ns S+H 窗口，该窗口比先前确定的正常条件 (11.8μs) 下良好趋稳所需的时间短得多。请注意，输入模型中在采样之间对 S+H 电容器放电的部分已被移除，因此 C_H 将在采样之间保留其电荷。最后，请注意，仿真配置为 C_H 上的初始电压条件为 0V，而分压器输出电压接近满量程 (3.0V)。这将产生一个与满量程输入设置等效的仿真。

图 4-2 专用 ADC 上 V2 的仿真原理图

运行 30µs 的瞬态仿真会得出如 图 4-3 所示的结果。第一次采样后的稳定误差约为 100mV，随后在第二次和第三次采样后分别降至 5.4mV 和 0.27mV。由于 3.0V ADC 范围内的 1/2 LSB 趋稳约为 0.37mV，该系统最终在响应满量程阶跃响应时实现了良好的趋稳！不过，这需要三个采样周期 (30μs)，并假定信号在阶跃响应后保持静止。

图 4-3 专用 ADC 上 V2 电路的趋稳仿真

这些结果非常有趣的是，对于该电路拓扑，预计稳定时间为 11.8μs，但 ADC 仅在三次突发 100ns 时才会打开 S+H 窗口，从而导致总采样时间为 300ns。那么该电路如何实现良好的趋稳呢？

请注意，对于每个样本，误差会按比例缩小大约 20 倍。这对应于外部 ADC 输入电容 C_S（本例中为 250pF）与内部 ADC S+H 电容 C_H（本例中为 12.5pF）之比。当 S+H 首次打开时，这两个电容器会快速均衡，将 C_H 充电至 C_S 上输入电压的 95%。