ZHCACH4A September   2024  – September 2024 AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 引言
    1. 1.1 开始定制电路板设计之前的准备工作
    2. 1.2 处理器选择
    3. 1.3 技术文档
      1. 1.3.1 更新了 SK 原理图(添加了设计、审核和 CAD 注解)
      2. 1.3.2 支持定制电路板设计的常见问题解答
    4. 1.4 设计文档
  5. 方框图
    1. 2.1 创建方框图
    2. 2.2 配置引导模式
    3. 2.3 确认 PinMux(PinMux 配置)
  6. 电源
    1. 3.1 电源架构
      1. 3.1.1 集成电源
      2. 3.1.2 分立式电源
    2. 3.2 电源轨
      1. 3.2.1 内核电源
      2. 3.2.2 外设电源
      3. 3.2.3 动态切换双电压 IO 电源 LDO
      4. 3.2.4 IO 组(处理器)的内部 LDO
      5. 3.2.5 双电压 IO(用于处理器 IO 组)
      6. 3.2.6 VPP(电子保险丝 ROM 编程)电源
    3. 3.3 确定电路板电源要求
    4. 3.4 电源滤波器
    5. 3.5 电源去耦和大容量电容
      1. 3.5.1 PDN 目标阻抗说明
    6. 3.6 电源时序控制
    7. 3.7 电源诊断
    8. 3.8 电源监控
  7. 处理器时钟
    1. 4.1 处理器外部时钟源
      1. 4.1.1 未使用的 WKUP_LFOSC0
      2. 4.1.2 LVCMOS 数字时钟源
      3. 4.1.3 晶体选型
    2. 4.2 处理器时钟输出
  8. JTAG(联合测试行动组)
    1. 5.1 JTAG/仿真
      1. 5.1.1 JTAG/仿真的配置
      2. 5.1.2 JTAG/仿真的实现
      3. 5.1.3 JTAG 接口信号的连接
  9. 配置(处理器)和初始化(处理器和器件)
    1. 6.1 处理器复位
    2. 6.2 引导模式配置的锁存
    3. 6.3 复位附加器件
    4. 6.4 看门狗计时器
  10. 处理器外设
    1. 7.1  跨域选择外设
    2. 7.2  存储器 (DDRSS)
      1. 7.2.1 处理器 DDR 子系统和器件寄存器配置
      2. 7.2.2 DDRSS 的校准电阻器连接
      3. 7.2.3 附加存储器器件 ZQ 和 Reset_N 连接
    3. 7.3  媒体和数据存储接口
    4. 7.4  通用平台以太网交换机 3 端口千兆位(CPSW3G - 用于以太网接口)
    5. 7.5  可编程实时单元子系统 (PRUSS)
    6. 7.6  通用串行总线 (USB) 子系统
    7. 7.7  通用连接外设
    8. 7.8  显示子系统 (DSS)
    9. 7.9  摄像头子系统 (CSI)
    10. 7.10 处理器电源引脚、未使用外设和 IO 的连接
      1. 7.10.1 外部中断 (EXTINTn)
      2. 7.10.2 预留 (RSVD) 引脚
  11. 处理器 IO(LVCMOS 或开漏或失效防护型 IO 缓冲器)的接口和仿真
  12. 处理器电流额定值和散热分析
    1. 9.1 功耗估算
    2. 9.2 不同电源轨的最大电流额定值
    3. 9.3 电源模式
    4. 9.4 热设计指南
      1. 9.4.1 VTM(电压热管理模块)
  13. 10原理图:设计、捕获、录入和审阅
    1. 10.1 选择元件和值
    2. 10.2 原理图设计和捕获
    3. 10.3 原理图审阅
  14. 11布局规划、布局、布线指南、电路板层和仿真
    1. 11.1 PCB 设计迂回布线
    2. 11.2 LPDDR4 设计和布局布线指南
    3. 11.3 高速差分信号布线指南
    4. 11.4 电路板层数和堆叠
      1. 11.4.1 仿真建议
    5. 11.5 运行仿真时应遵循的步骤参考
  15. 12定制电路板组装和测试
    1. 12.1 指南和电路板启动提示
  16. 13器件处理和组装
    1. 13.1 焊接建议
      1. 13.1.1 其他参考内容
  17. 14参考资料
    1. 14.1 处理器特定
    2. 14.2 通用
  18. 15术语
  19. 16修订历史记录

配置引导模式

建议在方框图中指示配置的引导模式。这包括主引导和备用引导。

处理器系列包含多个支持引导模式的外设接口。有关可用的引导模式配置和支持的外设,请参阅器件特定 TRM。处理器系列支持主引导模式选项和可选备份引导模式选项。如果主引导源无法引导,则 ROM 将进入备份模式。

连接到处理器引导模式输入引脚的引导模式电阻器提供了有关引导期间 ROM 代码将使用的引导模式的信息。上电复位 (PORz_OUT) 时会对引导模式输入进行采样。在释放(取消置位)冷复位 (MCU_PORz) 之前,引导模式配置输入必须保持稳定。

引导模式配置提供以下信息:

PLL 配置:BOOTMODE [02:00] - 向 PLL 配置的 ROM 代码指示系统时钟(PLL 参考时钟选择)频率 (MCU_OSC0_XI/XO)

主引导模式:BOOTMODE [06:03] - 配置所需的主引导模式,即要从中引导的外设/存储器

主引导模式配置:BOOTMODE [09:07] – 这些引脚为主引导提供可选配置,并与所选的引导模式配合使用

备用引导模式:BOOTMODE [12:10] – 配置所需的备用引导模式,即主引导出现故障时要从中引导的外设/存储器

备用引导模式配置:BOOTMODE [13] – 此引脚为备用引导器件提供额外的配置选项(可选 - 取决于所选的备用引导模式)

保留:BOOTMODE [15:14] – 保留的引脚

引导模式配置的主要注意事项:

  • 建议始终包括用于配置开发期间所用引导模式的设置,例如用于 JTAG 调试的 USB 引导、UART 引导或无引导/器件引导模式。
  • 引导模式引脚在锁存引导模式配置后可提供备选功能。确保在电路板设计过程中,为引导模式引脚选择上拉或下拉电阻器时考虑到这一点。如果这些引脚由另一器件驱动,则只要该处理器复位(由 PORz_OUT 引脚指示),上述引脚就必须恢复正确的引导配置电平,使该处理器能够正确引导。
  • 某些引导模式引脚功能被保留。所有标记为“保留”或未使用的引导模式引脚都不得悬空。建议使用一个电阻器将输入拉高或拉低。有关连接被保留的引导模式引脚的详细信息,请参阅器件特定 TRM 初始化 一章中的引导模式引脚映射 部分。

有关支持的引导模式的详细信息,请参阅器件特定 TRM 的初始化 一章。

注:

电路板设计人员负责根据所需的启动配置提供设置所需引导模式配置(使用上拉或下拉,以及可选的跳线/开关和外部 ESD)的配置。建议为所有具有配置功能的引导模式引脚提供上拉和下拉电阻配置。

将引导模式引脚短接在一起,使所有引导模式引脚处于未连接状态,或者不允许或不建议将引导模式输入直接短接至电源或大地。

注:

有关支持的引导模式和可用引导模式功能的更新,请参阅器件特定勘误表。

下面的常见问题解答介绍了未使用引导模式缓冲器时的一种引导模式实现方法。

[常见问题解答] AM625 / AM623 / AM644x / AM243x / AM62A / AM62P - 无缓冲器的引导模式实现