3 导致 V_OS 的原因

导致 V_OS 的原因众所周知：这主要是由硅片制造过程中输入晶体管和组件的固有失配导致，但在封装过程中施加在裸片上的应力只起到了很小的作用。此类效应共同导致流经输入电路（主要是输入器件）的偏置电流失配，从而在运算放大器的输入端子上产生电压差。随着现代制造工艺的发展，V_OS 已通过提高匹配度和改进封装材料及组装而降低。

大多数运算放大器的输入级由差分对放大器组成。简化版本如图 3-1 所示，其中 Q₁（+ 或同相输入端子）和 Q₂（– 或反相输入端子）可以是 BJT、FET 或 MOS 晶体管。运算放大器的输入端子是此类晶体管的基极 (BJT) 或栅极（FET、MOS）。电流源对晶体管进行偏置，理想情况下，电路的每个桥臂都是平衡的，以便一半的电流流经每个晶体管 ( ${\mathrm{I}}_{\mathrm{Q}1}={\mathrm{I}}_{\mathrm{Q}2}=\frac{{\mathrm{I}}_{\mathrm{REF（基准）}}}{2}$ )，并且反相和非反相输入处于同一电位。R、Q₁ 和 Q₂ 的失配使该电流失衡。晶体管的基极（栅极）电压随后变得不相等，从而产生较小差分电压 V_OS。

图 3-1 简化的差分对放大器，Q1 和 Q2 是 BJT、FET 或 MOS

当运算放大器为开环时，该小差分电压与放大器的开环增益（A_OL 或 ɑ）相乘。至少，输出动态范围将大幅减小。然而，通常情况下，运算放大器的输出被驱动到其中一个电源轨，从而使器件饱和。当运算放大器闭环运行时，差分电压与运算放大器的同相闭环增益相乘，该增益由电路设计人员设置。