MII 链路

媒体独立接口 (MII) 是一个同步 4 位宽半字节数据接口，用于将 PHY 连接到 MAC。MII 完全符合 IEEE 802.3-2002 第 22 条。

硬件配置 Strap 8 RX_D2 =“0”时，默认情况下在 PHY 中设置 MII。寄存器 0x0467、位 8 可确认 strap 8（高电平或低电平）的状态，寄存器 0x0468、位 4 可确认 PHY 的 MAC 模式（MII =“0”| RMII =“1”）。

MII 信号具体汇总如下：

图 3-7 MII 信令

参考下面的波形来验证 100BASE-Tx MII 模式下的预期 MAC 数据和时钟信号。该表显示了从数据表获取的显示在波形中的规格。

图 3-8 RX_CLK 高电平时间

图 3-9 从 RX_CLK 上升的 RX_D1 延迟

RMII 链路

RMII 规范 v1.2 中指定的简化媒体独立接口为第 22 条中指定的 IEEE 802.3 MII 提供了更少的引脚数替代方案。从架构上讲，RMII 规范在 MII 的任一侧提供了一个额外的调节层，但在没有 MII 的情况下可实现。DP83826 提供两种类型的 RMII 操作：RMII 主器件和 RMII 从器件。

在 RMII 主工作模式下，DP83826 由连接到 XI 引脚的 25MHz CMOS 电平振荡器或连接在 XI 和 XO 引脚上的 25MHz 晶体供电。从 DP83826 引用的 50MHz 输出时钟可连接到 MAC。

在 RMII 从工作模式下，DP83826 由连接到 XI 引脚的 50MHz CMOS 电平振荡器供电，并且与 MAC 共用同一个时钟。此外，PHY 还可通过主机 MAC 提供的 50MHz 时钟运行。

RMII 规范具有以下特性：

• 支持 100BASE-TX 和 10BASE-Te
• 从 MAC 到 PHY（或来自外部源）的单个时钟基准
• 提供独立的 2 位宽发送和接收数据路径
• 使用与 MII 接口相同的 CMOS 信号电平

可通过上拉硬件配置 Strap 8 RX_D2 =“1”来设置 RMII。寄存器 0x0467、位 8 可确认 Strap 8（高电平或低电平）的状态，寄存器 0x0468 可确认 PHY 的 MAC 模式（MII =“0”| RMII =“1”）。

在此模式下，使用内部 50MHz 参考时钟为发送和接收路径，每个时钟周期的数据传输为 2 位。RMII 信号具体汇总如下：

图 3-10 RMII 从信令

图 3-11 RMII 主信令

TX_D[1:0] 上的数据以 RMII 主模式和从模式下的 50MHz 时钟为基准锁存在 PHY 上。RX_D[1:0] 上的数据以 50MHz 时钟为基准提供。此外，CRX_DV 可被配置为 RX_DV 信号。它可以通过一种更简单的方法恢复接收数据，而无需将 RX_DV 与 CRS_DV 指示分开。