ZHCACO5B May   2023  – December 2023 AM620-Q1 , AM623 , AM625 , AM625-Q1 , AM625SIP

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 引言
    1. 1.1 开始电路板设计之前的准备工作
    2. 1.2 处理器选择
      1. 1.2.1 AM625SIP 数据表注释
      2. 1.2.2 AM625 和 AM625SIP 电路板设计兼容性
    3. 1.3 技术文档
    4. 1.4 设计文档
  5. 2 方框图
    1. 2.1 创建方框图
    2. 2.2 选择引导模式
    3. 2.3 确认引脚复用（多路复用兼容性）
  6. 3 电源
    1. 3.1 电源架构
      1. 3.1.1 集成电源
      2. 3.1.2 分立式电源
    2. 3.2 电源轨
      1. 3.2.1 内核电源
      2. 3.2.2 外设电源
      3. 3.2.3 DDR PHY 和 SDRAM 电源
        1. 3.2.3.1 AM625 / AM623 / AM625-Q1 / AM620-Q1
        2. 3.2.3.2 AM625SIP
      4. 3.2.4 IO 组（处理器 IO 组）的内部 LDO
      5. 3.2.5 双电压 IO（处理器 IO）
      6. 3.2.6 双电压动态开关 IO
      7. 3.2.7 VPP（电子保险丝 ROM 编程电源）
    3. 3.3 确定电路板电源要求
    4. 3.4 电源滤波器
    5. 3.5 电源去耦和大容量电容
      1. 3.5.1 AM625 / AM623 / AM625-Q1 / AM620-Q1
      2. 3.5.2 AM625SIP
      3. 3.5.3 PDN 目标阻抗说明
    6. 3.6 电源排序
    7. 3.7 电源诊断
    8. 3.8 电源监控
  7. 4 时钟
    1. 4.1 处理器时钟输入
      1. 4.1.1 未使用的 WKUP_LFOSC0
      2. 4.1.2 LVCMOS 数字时钟源
      3. 4.1.3 晶体选型
    2. 4.2 时钟输出
  8. 5 JTAG（联合测试行动组）
    1. 5.1 JTAG/仿真
      1. 5.1.1 JTAG/仿真的配置
        1. 5.1.1.1 AM625/AM623
        2. 5.1.1.2 AM625-Q1 / AM620-Q1
        3. 5.1.1.3 AM625SIP
      2. 5.1.2 JTAG/仿真的实现
      3. 5.1.3 JTAG 接口信号的连接
  9. 6 配置（处理器）和初始化（处理器和器件）
    1. 6.1 处理器复位
    2. 6.2 引导模式配置的锁存
    3. 6.3 复位附加器件
    4. 6.4 看门狗计时器
  10. 7 处理器外设
    1. 7.1  跨域选择外设
    2. 7.2  存储器 (DDRSS)
      1. 7.2.1 AM625 / AM623 / AM625-Q1 / AM620-Q1
        1. 7.2.1.1 处理器 DDR 子系统和器件寄存器配置
        2. 7.2.1.2 校准电阻器连接
      2. 7.2.2 AM625SIP
        1. 7.2.2.1 在 AMK 封装上重新分配的 DDRSS0 引脚
        2. 7.2.2.2 校准电阻器连接
    3. 7.3  媒体和数据存储接口
    4. 7.4  使用通用平台 3 端口千兆位以太网交换机 (CPSW3G) 的以太网接口
    5. 7.5  可编程实时单元子系统 (PRUSS)
    6. 7.6  通用串行总线 (USB) 子系统
    7. 7.7  通用连接外设
    8. 7.8  显示屏子系统 (DSS)
      1. 7.8.1 AM625 / AM623 / AM625SIP / AM625-Q1
      2. 7.8.2 AM620-Q1
    9. 7.9  摄像头子系统 (CSI)
    10. 7.10 处理器电源引脚、未使用外设和 IO 的连接
      1. 7.10.1 AM625 / AM623 / AM625-Q1 / AM620-Q1
      2. 7.10.2 AM625SIP
      3. 7.10.3 外部中断 (EXTINTn)
      4. 7.10.4 预留引脚（信号）
  11. 8 处理器 IO（LVCMOS 或开漏或失效防护型 IO 缓冲器）的接口和仿真
    1. 8.1 AM625/AM623
    2. 8.2 AM625-Q1 / AM620-Q1
    3. 8.3 AM625SIP
  12. 9 功耗和散热分析
    1. 9.1 功耗
    2. 9.2 不同电源轨的最大电流
    3. 9.3 电源模式
    4. 9.4 热设计指南
      1. 9.4.1 AM625/AM623
      2. 9.4.2 AM625-Q1 / AM620-Q1
      3. 9.4.3 AM625SIP
  13. 10原理图设计、捕获和审阅
    1. 10.1 选择元件和值
    2. 10.2 原理图设计和捕获
    3. 10.3 原理图审阅
  14. 11布局规划、布局、布线指南、电路板层和仿真
    1. 11.1 PCB 设计迂回布线
    2. 11.2 DDR 设计和布局指南
      1. 11.2.1 AM625 / AM623 / AM625-Q1 / AM620-Q1
      2. 11.2.2 AM625SIP
    3. 11.3 高速差分信号布线指南
    4. 11.4 电路板层数和堆叠
      1. 11.4.1 AM625 / AM623 / AM625-Q1 / AM620-Q1
      2. 11.4.2 AM625SIP
      3. 11.4.3 仿真建议
    5. 11.5 运行仿真时应遵循的步骤参考
  15. 12器件处理和组装
    1. 12.1 焊接建议
      1. 12.1.1 附加参考
  16. 13参考文献
    1. 13.1 AM625SIP
    2. 13.2 AM625/AM623
    3. 13.3 AM625-Q1 / AM620-Q1
    4. 13.4 AM625 / AM623 / AM625-Q1 / AM620-Q1
    5. 13.5 所有 AM62x 系列处理器通用
  17. 14术语
  18. 15修订历史记录

7.2.1 AM625 / AM623 / AM625-Q1 / AM620-Q1

DDR 子系统支持 LPDDR4 或 DDR4 存储器接口。有关数据总线宽度、内联 ECC 支持、速度和最大可寻址范围选择的信息，请参阅器件特定数据表特性 一章的存储器子系统、DDR 子系统 (DDRSS) 部分。

允许的存储器配置为 1 x 16 位或 2 x 8 位。

1 x 8 位存储器配置不是有效配置。

根据应用要求，由于提供了 1 x 16 位配置，同一存储器 (LPDDR4) 器件可与 AM625 / AM623 / AM625-Q1 / AM620-Q1 和 AM62A7 / AM62A3 处理器搭配使用。

有关不使用时连接 DDRSS 信号的信息，请参阅器件特定数据表的引脚连接要求 部分。

有关更多详细信息，请参阅器件特定 TRM 中存储器控制器 一章的 DDR 子系统 (DDRSS) 部分。
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